Tiêu chuẩn TCVN 9375:2012 Đặc tính kỹ thuật của giao diện nút mạng STM-N

TIÊU CHUẨN QUỐC GIA

TCVN 9375:2012

MẠNG VIỄN THÔNG - GIAO DIỆN NÚT MẠNG STM-N THEO PHÂN CẤP SỐ ĐỒNG BỘ SDH - ĐẶC TÍNH KỸ THUẬT

Telecommunications network - STM-N network node interface for the synchronous digital hierarchy SDH - Technical Requirements

Lời nói đầu

TCVN 9375 : 2012 được xây dựng trên cơ sở tham khảo các khuyến nghị ITU-T G.707/Y.1322 và ITU-T G.780/Y.1351 của Liên minh Viễn thông Quốc tế ITU.

TCN 9375 : 2012 do Viện Khoa học kỹ thuật Bưu điện biên soạn, Bộ Thông tin và Truyền thông đề nghị, Tổng cục Tiêu chuẩn Đo lường Chất lượng thẩm định, Bộ Khoa học và Công nghệ công bố.

MẠNG VIỄN THÔNG - GIAO DIỆN NÚT MẠNG STM-N THEO PHÂN CẤP SỐ ĐỒNG BỘ SDH - ĐẶC TÍNH KỸ THUẬT

Telecommunications network - STM-N network node interface for the synchronous digital hierarchy SDH - Technical Requirements

1. Phạm vi áp dụng

Tiêu chuẩn này đưa ra các yêu cầu đối với các tín hiệu STM-N tại giao diện nút mạng (NNI) của mạng phân cấp số đồng bộ (SDH), bao gồm:

- Cấu trúc khung STM-N

- Cấu trúc ghép kênh và sắp xếp tín hiệu nhánh vào VC-n

- Con trỏ và các byte mào đầu

- Liên kết các container ảo VC-n

Tiêu chuẩn này làm sở cứ cho việc đánh giá, đảm bảo kết nối giữa các thiết bị và giữa các mạng SDH/NG-SDH.

2. Tài liệu viện dẫn

Các tài liệu viện dẫn sau đây là cần thiết để áp dụng tiêu chuẩn này. Đối với các tài liệu viện dẫn ghi năm công bố thì áp dụng phiên bản được nêu. Đối với các tài liệu viện dẫn không ghi năm công bố thì áp dụng phiên bản mới nhất, bao gồm cả các sửa đổi, bổ sung (nếu có).

ITU-T Recommendation G.691 (2006), Optical interfaces for single-channel STM-64 and other SDH systems with optical amplifiers (Giao diện quang cho các hệ thống đơn kênh STM-64 và các hệ thống SDH khác có sử dụng khuếch đại quang)

ITU-T Recommendation G.702 (1988), Digital hierarchy bit rates (Các phân cấp số đồng bộ).

ITU-T Recommendation G.703 (2001), Physical/electrical characteristics of hierarchical digital interfaces (Đặc tính điện/vật lý của các giao diện phân cấp số).

ITU-T Recommendation G.704 (1998), Synchronous frame structures used at 1544, 6312, 2048, 8448 and 44 736 kbit/s hierarchical levels (Cấu trúc khung đồng bộ tại các phân cấp số 1544, 6312, 2048, 8448 và 44 736 kbit/s)

ITU-T Recommendation G.709/Y.1331 (2003), Interfaces for the Optical Transport Network (OTN) (Giao diện mạng truyền tải quang (OTN)).

ITU-T Recommendation G.780/Y.1351 (2004), Terms and definitions for synchronous digital hierarchy (SDH) networks (Khái niệm và định nghĩa đối với các mạng phân cấp số đồng bộ (SDH)).

ITU-T Recommendation G.783 (2006), Characteristics of synchronous digital hierarchy (SDH) equipment functional blocks (Đặc tính của các khối thiết bị chức năng phân cấp số đồng bộ (SDH)).

ITU-T Recommendation G.7041/Y.1303 (2005), Generic framing procedure (GFP) (Thủ tục định khung chung (GFP)).

ITU-T Recommendation G.7042/Y.1305 (2006), Link capacity adjustment scheme (LCAS) for virtual concatenated signals (Cơ chế điều chỉnh dung lượng tuyến (LCAS) đối với các tín hiệu ghép ảo).

ITU-T Recommendation G.802 (1988), Interworking between networks based ono different digital hierarchies and speech encoding laws (Liên kết giữa các có phân cấp số khác nhau và các luật mã hóa tiếng nói).

ITU-T Recommendation G.803 (2000), Architecture of transport networks based on the synchronous digital hierarchy (SDH) (Cấu trúc của các mạng truyền tải theo phân cấp số đồng bộ (SDH)).

ITU-T Recommendation G.806 (2006), Characteristics of transport equipment - Description methodology and generic functionality (Đặc tính của thiết bị truyền tải - Phương pháp luận mô tả và chức năng chung).

ITU-T Recommendation G.831 (2000), Management capabilities of transport networks based on the synchronous digital hierarchy (SDH) (Năng lực quản lý của các mạng truyền tải theo phân cấp số đồng bộ).

ITU-T Recommendation G.841 (1998), Types and characteristics of SDH network protection architectures (Loại và đặc tính của các kiến trúc bảo vệ mạng SDH).

ITU-T Recommendation G.957 (2006), Optical interfaces for equipments and systems relating to the synchronous digital hierarchy (Giao diện quang đối với các thiết bị và hệ thống theo phân cấp số đồng bộ).

ITU-T Recommendation G.984.3 (2004), Gigabit-capable Passive Optical Networks (G-PON): Transmission convergence layer specifications (Mạng quang thụ động gigabit (G-PON): Các chỉ tiêu lớp hội tụ truyền tải).

ITU-T Recommendation G.991.2 (2003), Single-pair high-speed digital subscriber line (SHDSL) transceivers (Các bộ thu đường thuê bao số một dây tốc độ cao (SHDSL)).

ITU-T Recommendation I.432.1 (1999), B-ISDN user-network interface - Physical layer specification: General characteristics (Giao diện thuê bao-mạng B-ISDN - Đặc tính lớp vật lý: Đặc tính chung).

ITU-T Recommendation I.432.2 (1999), B-ISDN user-network interface - Physical layer specification: 155 520 kbit/s and 622 080 kbit/s operation (Giao diện thuê bao-mạng B-ISDN - Đặc tính lớp vật lý: tốc độ 155 520 kbit/s và 622 080 kbit/s).

ITU-T Recommendation O.181 (2002), Equipment to assess error performance on STM-N interfaces (Thiết bị dung để đánh giá chất lượng lỗi tại các giao diện STM-N).

ITU-T Recommendation Q.921 (1997), ISDN user-network interface - Data link layer specification (Giao diện thuê bao-mạng  ISDN - Đặc tính lớp tuyến dữ liệu).

ITU-R Recommendation F.750-4 (2000), Architectures and functional aspects of radio-relay systems for synchronous digital hierarchy (SDH)-based networks (Kiến trúc và các khía cạnh chức năng của các hệ thống chuyển tiếp vô tuyến dành cho các mạng phân cấp số đồng bộ (SDH)).

ITU-R Recommendation S.1149-2 (2005), Network architecture and equipment functional aspects of digital satellite systems in the fixed-satellite service forming part of synchronous digital hierarchy transport networks (Kiến trúc mạng và các khía cạnh chức năng thiết bị của các hệ thống vệ tinh số cung cấp dịch vụ vệ tinh cố định hình thành phần mạng truyền tải theo phân cấp số).

ETSI ETS 300 216 (1992), Network Aspects (NA); Metropolitan Area Network (MAN); Physical layer convergence procedure for 155,520 Mbit/s (Các khía cạnh về mạng (NA); Mạng đô thị (MAN); Cơ chế hội tụ lớp vật lý đối với tốc độ 155,520 Mbit/s).

IEEE Standard 802.3 (2005), Information technology - Telecommunications and information exchange between systems - Local and metropolitan area networks - Specific requirements Part 3: Carrier Sense Multiple Access with Collision Detection (CSMA/CD) Access Method and Physical Layer Specifications Amendment: Media Access Control (MAC) Parameters, Physical Layers, and Management Parameters for 10 Gb/s Operation (Công nghệ thông tin - Trao đổi thông tin và viễn thông giữa các hệ thống - Mạng nội hạt và đô thị - Các yêu cầu cụ thể Phần 3: Phương pháp đa truy nhập theo sóng mạng có phát hiện xung đột (CSMA/CD) và các đặc tính lớp vật lý: Các tham số điều khiển truy nhập môi trường (MAC), lớp vật lý và các tham số quản lý đối với tốc độ 10Gb/s).

3. Thuật ngữ và định nghĩa

3.1

Chẵn lẻ luân phân theo bit -X (Bit Interleaved Parity-X):

Phương pháp dùng để giám sát lỗi. Với chẵn lẻ dương, mã bit-X được sinh ra bởi thiết bị phát trên một phần nhất định nào đó của tín hiệu theo phương thức sao cho bit đầu tiên của mã sẽ cho chẵn lẻ dương trên bit đầu tiên của tất cả các chuỗi gồm X-bit nằm trong phần kiểm soát của tín hiệu, bit thứ hai cho chẵn lẻ dương trên bit thứ hai của tất cả các chuỗi gồm X-bit nằm trong phần nhất định nào đó, vân vân… Chẵn lẻ dương được sinh ra bằng cách đặt các bit BIP-X sao cho sẽ có một số chẵn các bit 1 trong mỗi phần được giám sát của tín hiệu. Mỗi phần được giám sát sẽ chứa tất cả các bit nằm ở cùng một vị trí bit trong các chuỗi gồm X-bit thuộc phần kiểm soát của tín hiệu. Phần kiểm soát gồm cả BIP-X.

3.2

Con trỏ (pointer)

Bộ chỉ báo để chỉ ra độ lệch khung của một container ảo so với chuẩn khung của thực thể truyền tải mà container ảo được truyền dẫn trên đó.

3.3

Container ảo - n (virtual container-n):

Cấu trúc thông tin được sử dụng cho kết nối lớp luồng trong SDH. Nó bao gồm phần tải tin và thông tin POH được tổ chức thành cấu trúc khung theo khối, các khung này được lặp lại sau mỗi chu kỳ 125 hoặc 500 ms. Thông tin để xác định điểm bắt đầu của khung VC-n được cung cấp bởi lớp mạng server. Có hai loại container ảo được định nghĩa:

- Container ảo bậc thấp VC-n (n = 11, 12, 2, 3): VC-n bao gồm một container-n và cùng với phần mào đầu luồng POH tương ứng.

- Container ảo bậc cao VC-n (n = 3, 4): VC-n bao gồm một container-n (n = 3, 4) hoặc nhóm TUG (TUG-2 hoặc TUG-3) cùng với phần mào đầu luồng POH tương ứng.

3.4

Container-n (n = 11, 12, 2, 3, 4) (container-n):

Cấu trúc thông tin tạo nên tải tin đồng bộ cho container ảo. Đối với mỗi container ảo xác định sẽ có một container tương ứng. Một số hữu hạn các container tiêu chuẩn đã được xác định và có chức năng thích ứng các tốc độ mạng thông dụng. Các tốc độ này hiện đang được quy định trong G.702.

3.5

Đa thức sinh (generator polynomial):

Đa thức được sử dụng cho việc mã hóa các loại mã vòng. Phần còn lại sau khi chia đa thức thông tin cho đa thức sinh sẽ là phân dư của từ mã được mã hóa.

3.6

Đồng chỉnh SDH (SDH aligning):

Thủ tục mà thông tin bù khung được đưa vào khối nhánh hoặc khối giám sát khi thích ứng vào khung tương ứng của lớp tương ứng.

3.7 Ghép kênh SDH (SDH multiplexing):

Thủ tục ghép mà ở đó các luồng tín hiệu bậc thấp được thích ứng vào một luồng bậc cao hoặc ghép các luồng tín hiệu bậc cao vào tín hiệu STM-N.

3.8

Giao diện dSTM-12NMi (dSTM-12NMi interface):

Giao diện truyền dẫn SDH truyền tải một hoặc nhiều TU-12 với phần mào đầu đoạn dựa trên SHDSL. Giao diện dSTM-12NMi được định nghĩa cho công nghệ truyền tải SHDSL. Số N của TU-12 trong giao diện dSTM-12NMi quy định trong tiêu chuẩn này nằm trong giới hạn từ 1 đến 9. Số M của SHDSL là số đôi dây mà tín hiệu dSTM-12NMi truyền trên đó (M = 1 + 4). Số i thể hiện việc có hoặc không có của kênh DCC (M x i x 8) kbit/s trong tín hiệu dSTM-12NMi. i = 0, 1, …, 7 trong trường hợp một đôi dây; i = 0,…, 4 trong trường hợp hai đôi dây; i = 0,…, 3 trong trường hợp ba đôi dây; i = 0, 1, 2 trong trường hợp bốn đôi dây hoặc bằng 1. Quy định về N va M xem trong Bảng G.1 của tiêu chuẩn này.

3.9

Giao diện gSTM-11 (gSTM-11 Interface):

Giao diện truyền dẫn SDH tải một TU-11 với phần mào đầu dựa trên G-PON, Giao diện gSTM-11 được định nghĩa cho công nghệ truyền tải G-PON. Xem Bảng H.1.

3.10

Giao diện gSTM-12 (gSTM-12 Interface):

Giao diện truyền dẫn SDH tải một TU-12 với phần mào đầu dựa trên G-PON, Giao diện gSTM-12 được định nghĩa cho công nghệ truyền tải G-PON. Xem Bảng H.1.

3.11

Giao diện gSTM-2 (gSTM-2 Interface):

Giao diện truyền dẫn SDH tải một TU-2 với phần mào đầu dựa trên G-PON, Giao diện gSTM-2 được định nghĩa cho công nghệ truyền tải G-PON. Xem Bảng H.1.

3.12

Giao diện gSTM-3 (gSTM-3 Interface):

Giao diện truyền dẫn SDH tải một TU-3 với phần mào đầu dựa trên G-PON, Giao diện gSTM-3 được định nghĩa cho công nghệ truyền tải G-PON. Xem Bảng H.1.

3.13

Giao diện nút mạng (NNI) (network node interface):

Giao diện được sử dụng để kết nối với nút mạng khác. Trên Hình 1 minh họa vị trí của các NNI trong mạng.

Hình 1 - Vị trí của NNI

3.14

Khối nhánh (TU-n) (tributary unit-n):

Cấu trúc thông tin cung cấp sự tương thích giữa lớp luồng bậc thấp và lớp luồng bậc cao. Nó bao gồm phần tải tin (container ảo bậc thấp) và con trỏ khối nhánh. Con trỏ này chỉ ra độ bù giữa vị trí bắt đầu của khung tải tin so với vị trí bắt đầu của khung container ảo bậc cao.

TU-n (n = 11, 12, 2, 3, 4) gồm có một VC-n cùng với một con trỏ TU-n.

3.15
Khối quản lý -n (AU-n) (administrative unit-n):

Cấu trúc thông tin để cung cấp sự thích ứng giữa lớp luồng bậc cao và lớp đoạn ghép kênh. Nó bao gồm phần tải tin (container ảo bậc cao) và con trỏ khối quản lý. Con trỏ này sẽ chỉ ra độ bù của vị trí bắt đầu của khung tải so với điểm bắt đầu của khung đoạn ghép kênh. Có hai loại khối quản lý được định nghĩa:

- AU-4 bao gồm có VC-4 và con trỏ khối quản lý. Con trỏ này có chức năng đồng chỉnh pha của VC-4 với khung STM-N.

- AU-3 gồm có VC-3 và con trỏ khối quản lý. Con trỏ này có chức năng đồng chỉnh pha của VC-3 với khung STM-N.

Trong mỗi trường hợp, vị trí của con trỏ khối quản lý là cố định so với khung STM-N.

3.16

Liên kết (concatenation):

Thủ tục ghép băng thông của một số các container nhỏ hơn vào một container có băng thông lớn hơn. Có hai kiểu liên kết:

- Liên kết liên tục: duy trì độ rộng băng thông liên tục trong suốt quá trình chuyển tải. Liên kết liên tục yêu cầu chức năng liên kết tại từng phần tử mạng.

- Liên kết ảo: chia băng thông liên tục thành các VC, chuyển tải từng VC và tái tổ hợp các VC này thành băng thông liên tục tại điểm cuối của truyền dẫn. Liên kết ảo chỉ yêu cầu chức năng liên kết tại thiết bị kết cuối luồng truyền dẫn.

3.17

Mã hệ thống (systematic code):

Các bit dữ liệu gốc dùng cho mã nhị phân không bị thay đổi trong quá trình mã hóa. Các bit hoặc các ký hiệu dư được thêm vào từng khối mã một cách riêng biệt.

3.18

Mã nhị phân rút gọn-BCH (shortened binary-BCH):

Phiên bản rút gọn của mã vòng tuyến tính khối. Mã nhị phân rút gọn BCH có các đặc tính chung sau:

n = 2^m - 1 - s

k = n - t x m

d = 2 x t + 1

trong đó:

n là kích thước của toàn bộ từ mã;

k là số các bit thông tin;

m là tham số của mã BCH;

t là số các lỗi được sửa trong khối của mã BCH;

d là khoảng cách mã tối thiểu;

s là lượng thông tin bị loại trừ như là phần rút gọn của mã

3.19

Modul truyền tải đồng bộ (STM) (synchronous transport module):

Cấu trúc thông tin được dùng để cung cấp các kết nối lớp phân đoạn trong SDH. STM bao gồm phần tải thông tin và thông tin mào đầu đoạn (SOH) được tổ chức thành cấu trúc khung theo khối, được lặp lại sau mỗi chu kỳ 125 ms. STM cơ sở được định nghĩa tại tốc độ 155 520 kbit/s và được gọi là STM-1. Các STM có dung lượng cao hơn có tốc độ bit bằng N lần STM-1 (N = 4, 16, 64, 256). Các giá trị N lớn hơn còn đang được nghiên cứu.

STM-0 bao gồm một khối quản lý ở mức 3. STM-N, N ³ 1 gồm có một nhóm khối quản lý ở mức N (AUG-N) cùng với SOH. Tốc độ bít của các phân cấp STM-N được quy định trong Bảng 2 của tiêu chuẩn này.

3.20

Nhóm khối nhánh (TUG) (tributary unit group):

Một hoặc nhiều khối nhánh có vị trí xác định cố định trong tải VC-n bậc cao. TUG-2 bao gồm một tổ hợp đồng nhất các TU-11, TU-12 hoặc TU-2, TUG-3 bao gồm một tổ hợp đồng nhất các TUG-2 hoặc TU-3.

3.21

Nhóm khối quản lý (AUG) (administrative unit group):

Một hoặc nhiều khối quản lý chiếm giữ một vị trí cố định đã được xác định trước trong phần tải tin của STM.

AUG-1 gồm có một tổ hợp đồng nhất các AU-3 hoặc một AU-4.

3.22

Phân cấp số đồng bộ (SDH) (synchronous digital hierarchy):

Tập hợp phân cấp của các cấu trúc truyền tải số được chuẩn hóa để truyền tải các thông tin một cách thích ứng trên các mạng truyền dẫn vật lý.

3.23

Ánh xạ SDH (SDH mapping):

Thủ tục nhằm thích ứng các tín hiệu nhánh vào các VC ở phần biên của mạng SDH.

4. Ký hiệu và thuật ngữ

5. Yêu cầu kỹ thuật cho nguyên lý ghép kênh cơ bản

5.1 Cấu trúc ghép kênh

Phương pháp để ghép các tín hiệu bậc thấp vào các luồng SDH được quy định trên các Hình 2, Hình 3, Hình 4, Hình 5 và Hình 6.

CHÚ THÍCH - VC-4-Xc tốc độ cao có thể được sử dụng mà không cần bất kỳ một ràng buộc nào trong kết nối điểm - điểm. Mạng SDH có thể bị giới hạn trong phạm vi tốc độ bit VC-4-Xc nhất định (ví dụ X £ 64) vì ring MS SPRING phải dành 50% băng tần STM-N cho việc bảo vệ.

Bảng 1 - Loại VC và dung lượng

Hình 2 - Cấu trúc ghép kênh

CHÚ THÍCH 1 - Phần không gạch chéo là phần đồng chỉnh pha. Đồng chỉnh pha giữa phần không gạch chéo và phần gạch chéo được xác định bởi con trỏ (PTR) và được chỉ ra bởi mũi tên

CHÚ THÍCH 2 - n=1, 2

Hình 3 - Phương pháp ghép kênh trực tiếp từ container-11/container-12 sử dụng AU-4

CHÚ THÍCH 1 - Phần không gạch chéo là phần đồng chỉnh pha. Đồng chỉnh pha giữa phần không gạch chéo và phần gạch chéo được xác định bởi con trỏ (PTR) và được chỉ ra bởi mũi tên

CHÚ THÍCH 2 - n=1, 2

Hình 4 - Phương pháp ghép kênh trực tiếp từ container-11/container-12 sử dụng AU-3

CHÚ THÍCH - Phần không gạch chéo là phần đồng chỉnh pha. Đồng chỉnh pha giữa phần không gạch chéo và phần gạch chéo được xác định bởi con trỏ (PTR) và được chỉ ra bởi mũi tên

Hình 5 - Phương pháp ghép kênh trực tiếp từ container-3 sử dụng AU-3

CHÚ THÍCH - Phần không gạch chéo là phần đồng chỉnh pha. Đồng chỉnh pha giữa phần không gạch chéo và phần gạch chéo được xác định bởi con trỏ (PTR) và được chỉ ra bởi mũi tên

Hình 6 - Phương pháp ghép kênh trực tiếp từ container-4 sử dụng AU-4

5.2 Cấu trúc khung cơ sở

Cấu trúc khung của tín hiệu STM-N được quy định trên Hình 7, bao gồm 3 phần chính:

- Thông tin mào đầu đoạn (SOH)

- Con trỏ khối quản lý

- Tải tin

Hình 7 - Cấu trúc khung STM-N

5.2.1 Thông tin mào đầu đoạn

Hàng 1-3 và 5-9 của cột 1 đến 9xN trong khung STM-N trên Hình 7 là được dành cho SOH. Phân bổ dung lượng và chi tiết về các chức năng của SOH được trình bày trong điều 8.

5.2.2 Các con trỏ khối quản lý

Hàng 4 của cột từ 1 đến 9xN trong Hình 7 được dành cho con trỏ khối quản lý. Ứng dụng và các yêu cầu cụ thể đối với con trỏ được trình bày trong điều 8.

5.2.3 Các khối quản lý trong STM-N

Phần tải tin của STM-N được dùng để tải một AUG-N, trong đó:

a) AUG-256 có thể bao gồm 4 AUG-64 hoặc 1 AU-4-256c.

b) AUG-64 có thể bao gồm 4 AUG-16 hoặc 1 AU-4-64c.

c) AUG-16 có thể bao gồm 4 AUG-4 hoặc 1 AU-4-16c.

d) AUG-4 có thể bao gồm 4 AUG-1 hoặc 1 AU-4-4c.

e) AUG-1 có thể bao gồm 1 AU-4 hoặc 3 AU-3s.

VC-n tương ứng với mỗi AU-n có pha không cố định so với khung STM-N. Vị trí byte đầu tiên của VC-n được chỉ ra bởi con trỏ AU-n. Con trỏ AU-n nằm ở vị trí cố định trong khung STM-N (xem minh họa trong các hình từ Hình 3 đến Hình 9).

Thông qua VC-4, AU-4 có thể được sử dụng để tải các TU-n (n=11, 12, 2, 3) tạo nên ghép kênh 2 cấp (xem minh họa trên các Hình 8a và Hình 9a) VC-n tương ứng với mỗi TU-n không có quan hệ về pha cố định so với điểm bắt đầu của VC-4. Con trỏ TU-n nằm ở vị trí cố định trong khung VC-4 và chỉ ra vị trí byte đầu tiên của VC-n trong khung VC-4.

Thông qua VC-3, AU-3 có thể được sử dụng để tải các TU-n (n=11, 12, 2, 3) tạo nên ghép kênh 2 cấp (xem minh họa trên Hình 8b và Hình 9b). VC-n tương ứng với mỗi TU-n không có quan hệ về pha cố định so với điểm bắt đầu của VC-3. Con trỏ TU-n nằm ở vị trí cố định trong khung VC-3 và chỉ ra vị trí byte đầu tiên của VC-n trong khung VC-3.

Hình 8 - Khối quản lý trong khung STM-1

X Con trỏ AU-n

o Con trỏ TU-n

AU-n Con trỏ AU-n + VC-n (xem điều 7)

TU-n Con trỏ TU-n + VC-n (xem điều 7)

Hình 9 - Ghép kênh 2 cấp

5.2.4 Tín hiệu bảo dưỡng

5.2.4.1 Tín hiệu chỉ thị cảnh báo

Tín hiệu chỉ thị cảnh báo (AIS) là tín hiệu được gửi theo chiều đi chỉ thị rằng có sai hỏng trong luồng tín hiệu theo chiều lên được phát hiện.

5.2.4.1.1 MS-AIS

AIS đoạn ghép kênh (MS-AIS) được quy định có giá trị là "1" trong toàn bộ khung STM-N, trừ trong phần STM-N RSOH.

5.2.4.1.2 MSF-AIS

FEC AIS đoạn ghép kênh (MSF-AIS) được quy định có giá trị là "1" trong toàn bộ khung STM-N, ngoại trừ phần STM-N RSOH không kể các byte P1 và Q1.

5.2.4.1.3 AU/TU-AIS

AIS khối quản lý (AU-AIS) được quy định có giá trị là "1" trong toàn bộ AU-n (n=3, 4, 4-Xc), kể cả trong con trỏ AU-n.

AIS khối nhánh (TU-AIS) được quy định có giá trị là "1" trong toàn bộ TU-n (n=11, 12, 2, 3), kể cả trong con trỏ TU-n.

5.2.4.1.4 VC-AIS

Tín hiệu AU/TU-AIS đến kết nối chuyển tiếp (TC) được chuyển đổi thành AIS container ảo (VC-AIS) trong kết nối chuyển tiếp vì để giám sát kết nối chuyển tiếp (TCM) cần có con trỏ AU-n/TU-n hợp lệ.

VC-n (n=3, 4, 4-Xc) AIS được quy định có giá trị là "1" trong toàn bộ VC-n khi byte nhà khai thác mạng N1 có giá trị hợp lệ, chức năng TCM được cung cấp và có mã phát hiện lỗi hợp lệ trong byte B3.

VC-m (m=11, 12, 2) AIS được quy định có giá trị là "1" trong toàn bộ VC-m khi byte khai thác mạng N2 có giá trị hợp lệ, chức năng TCM được cung cấp và có mã phát hiện lỗi hợp lệ trong các bit 1 và 2 của byte V5.

5.2.4.2 Tín hiệu thông báo luồng VC-n/VC-m không sẵn sàng

5.2.4.2.1 Trong trường hợp mạng có cung cấp truyền tải tín hiệu kết nối chuyển tiếp

Trong trường hợp mạng có cung cấp truyền tải tín hiệu kết nối chuyển tiếp, tín hiệu VC-n (n=3, 4) hoặc VC-4-Xc không sẵn sàng là tín hiệu có tất cả các bit là "0" trong các byte nhãn tín hiệu luồng container ảo bậc cao (C2), byte giám sát kết nối chuyển tiếp (N1) và byte truy vết luồng (J1), và có byte BIP-8 (B3) hợp lệ. Các byte trong phần tải tin của container ảo và phần còn lại của mào đầu luồng không được quy định.

Trong trường hợp mạng có cung cấp truyền tải tín hiệu kết nối chuyển tiếp, tín hiệu VC-m (m=11, 12, 2) không sẵn sàng là tín hiệu có tất cả các bit là "0" trong các byte nhãn tín hiệu luồng container ảo bậc thấp (bit 5, 6, 7 của byte V5), byte giám sát kết nối chuyển tiếp (N2) và byte truy vết luồng (J2), và có BIP-2 (bit 1, 2 của byte V5) hợp lệ. Các byte trong phần tải tin của container ảo và phần còn lại của mào đầu luồng không được quy định.

Các tín hiệu này chỉ cho chức năng xử lý truyền tải đường xuống biết rằng container ảo hiện đang không bị chiếm, không nối vào chức năng nguồn kết cuối luồng. Các thông tin về chất lượng chỉ được cung cấp thông qua giám sát BIP.

Trong kết nối chuyển tiếp, tín hiệu không sẵn sàng VC-n/VC-m được tạo ra trước khi các byte giám sát kết nối chuyển tiếp (N1, N2) có giá trị hợp lệ (khi mà không phải tất cả các bit của N1 và N2 đều có giá trị là "0").

5.2.4.2.2  Trường hợp mạng không hỗ trợ việc truyền tải tín hiệu kết nối chuyển tiếp

Đối với trường hợp mạng không hỗ trợ việc truyền tải tín hiệu kết nối chuyển tiếp, tín hiệu VC-n (n=3, 4) hoặc VC-4-Xc không sẵn sàng là tín hiệu có tất cả các bit là "0" trong các byte nhãn tín hiệu luồng container ảo bậc cao (C2) và byte truy vết luồng (J1), và có BIP-8 (B3) hợp lệ. Các byte trong phần tải tin của container ảo và phần còn lại của mào đầu luồng không được quy định.

Đối với trường hợp mạng không hỗ trợ việc truyền tải tín hiệu kết nối chuyển tiếp, tín hiệu VC-m (m=11, 12, 2) không sẵn sàng là tín hiệu có tất cả các bit là "0" trong các byte nhãn tín hiệu luồng container ảo bậc thấp (bit 5, 6, 7 của byte V5) và byte truy vết luồng (J2), và có byte BIP-2 (bit 1, 2 của byte V5) hợp lệ. Các byte trong phần tải tin của container ảo và phần còn lại của mào đầu luồng là không được quy định.

5.2.4.3 Tín hiệu VC-n/VC-m không sẵn sàng, có giám sát

5.2.4.3.1 Trường hợp mạng hỗ trợ việc truyền tải tín hiệu kết nối chuyển tiếp

Trong trường hợp mạng hỗ trợ việc truyền tải tín hiệu kết nối chuyển tiếp, tín hiệu VC-n (n=3, 4) hoặc VC-4-Xc không sẵn sàng, giám sát, có giám sát là tín hiệu có tất cả các bit là "0" trong các byte nhãn tín hiệu luồng container ảo bậc cao (C2) và byte giám sát kết nối chuyển tiếp (N1), và có BIP-8 (B3), byte truy vết luồng (J1) và byte trạng thái của luồng (G1) hợp lệ. Các byte trong phần tải tin của container ảo không được quy định. Nội dung trong phần còn lại của các byte mào đầu luồng F2, H4, F3 và K3 còn đang được nghiên cứu tiếp.

Tín hiệu VC-n (n=3, 4) không sẵn sàng, có giám sát tín hiệu là VC-n không sẵn sàng nâng cao.

Trong trường hợp mạng hỗ trợ việc truyền tải tín hiệu kết nối chuyển tiếp, tín hiệu VC-m (m=11, 12, 2) không sẵn sàng, có giám sát là tín hiệu có tất cả các bit là "0" trong các bit nhãn tín hiệu luồng conainer ảo bậc thấp (bit 5, 6, 7 của byte V5) và byte giám sát kết nối chuyển tiếp (N2), và có BIP-2 (bit 1, 2 của byte V5), byte truy vết luồng (J2) và trạng thái của luồng (bit 3 và 8 của byte V5) hợp lệ. Các byte trong phần tải tin của container ảo không được quy định. Nội dung trong phần còn lại của các byte/bit mào đầu luồng (bit 4 trong byte V5 và K3) còn đang được nghiên cứu tiếp.

Tín hiệu VC-m (m=11, 12, 2) không sẵn sàng, có giám sát là tín hiệu VC-m không sẵn sàng nâng cao.

Các tín hiệu này thông báo cho chức năng xử lý truyền tải đường xuống biển rằng container ảo hiện đang không bị chiếm và được tạo ra bởi bộ phát giám sát. Các thông tin về chất lượng, nguồn và trạng thái của kết nối được cung cấp thông tin chỉ thị lỗi bit, vết luồng và trạng thái của luồng.

Trong kết nối chuyển tiếp, tín hiệu VC-n/VC-m không sẵn sàng, có giám sát được tạo ra trước khi các byte giám sát kết nối chuyển tiếp (N1, N2) có giá trị hợp lệ (khi mà không phải tất cả các bit của N1 và N2 đều có giá trị là "0").

5.2.4.3.2 Trường hợp mạng không hỗ trợ việc truyền tải tín hiệu kết nối chuyển tiếp

Trong trường hợp mạng không hỗ trợ việc truyền tải tín hiệu kết nối chuyển tiếp, tín hiệu VC-n (n=3, 4) hoặc VC-4-Xc không sẵn sàng, có giám sát là tín hiệu có tất cả các bit là "0" trong các byte nhãn tín hiệu luồng container ảo bậc cao (C2), có BIP-8 (B3), byte nhận dạng vết luồng (J1) và byte trạng thái của luồng (G1) hợp lệ. Các byte trong phần tải tin của container ảo không được quy định. Nội dung trong phần còn lại của các byte mào đầu luồng F2, H4, F3, K3 và N1 còn đang được nghiên cứu tiếp.

Trong trường hợp mạng không hỗ trợ việc truyền tải tín hiệu kết nối chuyển tiếp, tín hiệu VC-m (m=11, 12, 2) không sẵn sàng, có giám sát là tín hiệu có tất cả các bit là "0" trong nhãn tín hiệu luồng container ảo bậc cao (bit 5, 6, 7 của byte V5), có BIP-2 (bit 1, 2 của byte V5), byte nhận dạng vết luồng (J2) và trạng thái của luồng (bit 3 và 8 của byte V5) hợp lệ. Các byte trong phần tải tin của container ảo không được quy định. Nội dung trong phần còn lại của các byte/bit mào đầu luồng (bit 4 trong V5, N2 và K4) còn đang được nghiên cứu tiếp.

5.3 Phân cấp tốc độ

Tốc độ bit của phân cấp SDH được quy định trên Bảng 2.

Bảng 2 - Tốc độ bit phân cấp SDH

5.4 Kết nối các tín hiệu STM-N

SDH được thiết kế để truyền tải nhiều loại tín hiệu khác nhau, bao gồm tất cả các tín hiệu được quy định trong khuyến nghị ITU-T G.702. Khi truyền tải các container ảo có các cấu trúc khác nhau, các qui tắc kết nối sau sẽ được sử dụng:

a) Kết nối hai AUG-1 có cấu trúc từ hai loại AU khác nhau là AU-4 và AU-3 sẽ sử dụng các trúc AU-4. AUG-1 có cấu trúc từ AU-3 sẽ được tách về VC-3 hoặc TUG-2 sau đó lại được ghép lại thành AUG-1 thông qua đường ghép TUG-3/VC-4/AU-4 như trên Hình 10a và Hình 10b.

b) Kết nối các VC-11 được cấu trúc từ hai loại TU-11 và TU-12 sẽ sử dụng cấu trúc TU-11 như trên hình 10c.

c) Kết nối các VC-3s/4s liên kết được truyền tải trên các kiểu liên kết khác nhau (liên kết liên tục và liên kết ảo) sẽ sử dụng kết chuỗi liền kề (trừ khi có sự thỏa thuận khác giữa các nhà cung cấp dịch vụ truyền tải)

Hình 10 - Kết nối các STM-N

5.5 Trộn tín hiệu

Tín hiệu STM-N (N=0, 1, 4, 16, 64 và 256) phải được trộn theo đa thức 1 + X⁶ + X⁷ theo sơ đồ trên Hình 11 dưới đây. Việc trộn tín hiệu được thực hiện cho tất cả các byte của khung SDH trừ hàng đầu tiên của byte quản lý STM-N SOH. Bộ trộn được đặt về "1111111" ngay sau byte cuối cùng của hàng đầu tiên của byte quản lý SOH.

Với các byte nằm trong hàng đầu tiên của STM-256 SOH, chỉ có các byte nằm ở các vị trí S (1,3,193) [1,705] to S (1,4,64) [1,832] là không được trộn. Bộ trộn vẫn làm việc ở các vị trí khung này nên đối với STM-256, các byte SOH ở vị trí từ  S (1,1,1) [1,1] đến S (1,3,192) [1,704] và từ S (1,4,65) [1,833] đến (1,9,256) [1,2304] phải được trộn với bộ trộn được thiết lập lại ở khung STM-256 trước đó.

Hình 11 - Sơ đồ chức năng của bộ trộn đồng bộ khung

CHÚ THÍCH 1 - Để tránh không có một chuỗi dài các bit "1" hoặc "0" xuất hiện, cần phải lưu ý khi lựa chọn nội dung của byte Z0 và các byte được dành cho quốc gia vì các byte này không tham gia vào quá trình trộn

Đối với hàng đầu tiên của các byte SOH của STM-256, thì chỉ có S (1,3,193) [1,705] đến S (1,4,64) [1,832] sẽ không bị trộn.

CHÚ THÍCH 2 - Bộ trộn tiếp tục hoạt động ở các vị trí khung nêu trên

CHÚ THÍCH 3 - Do vậy, đối với STM-256, các byte SOH S (1,1,1) [1,1] đến S (1,3,192) [1,704] và S (1,4,65) [1,833] đến S (1,9,256) [1,2304] sẽ được trộn bằng bộ trộn chạy từ vị trí reset ở khung STM-256 đầu tiên.

CHÚ THÍCH 4 - Đối với các byte không sử dụng nằm trong hàng 1 của khung STM-256, phải chọn mẫu bit sao cho có đủ chuyển tiếp tín hiệu và không có sự mất cân bằng đáng kể về DC sau khi thực hiện trộn.

5.6 Giao diện vật lý của NNI

Chỉ tiêu về đặc tính giao diện điện của NNI được quy định trong ITU-T G.703. Chỉ tiêu về đặc tính giao diện quang NNI được quy định trong ITU-T G.957 và G.691.

6. Yêu cầu kỹ thuật cho phương pháp ghép kênh

6.1 Ghép kênh khối quản lý vào STM-N

6.1.1 Ghép các nhóm khối quản lý (AUG) vào STM-N

6.1.1.1 Ghép các AUG-N và STM-N, N=(1, 4, 16, 64, 256)

AUG-N được quy định có cấu trúc gồm 9 hàng, N x 261 cột và thêm N x 9 byte ở hàng 4 (các byte này dành cho con trỏ AU-n). STM-N bao gồm SOH và cấu trúc 9 hàng, N x 261 cột và N x 9 byte ở hàng 4 (dành cho con trỏ AU-n). AUG-N được ghép kênh vào cấu trúc này và có pha cố định so với STM-N (xem Hình 12)

Hình 12 - Ghép kênh AUG-N vào STM-N

6.1.1.2 Ghép kênh các AUG-N vào AUG-4xN

Phương pháp ghép 4 AUG-N vào AUG-4xN được quy định trên Hình 13. 4 AUG-N được ghép xen kẽ theo khối, mỗi khối gồm N byte để tạo thành cấu trúc AUG-4xN. Các AUG-N có pha cố định so với AUG-4xN

Hình 13 - Ghép kênh 4 AUG-N vào AUG-4xN

6.1.2 Ghép kênh AU-4 thành AUG-1

Phương pháp ghép kênh AU-4 vào AUG-1 được quy định trên Hình 14. 9 byte đầu tiên của hàng 4 được dành cho con trỏ AU-4, 9 hàng, 261 cột còn lại sẽ được dành cho container ảo VC-4. Pha của VC-4 không cố định so với AU-4. Vị trí byte đầu tiên của VC-4 được xác định bởi con trỏ AU-4, AU-4 được đặt trực tiếp vào trong AUG-1.

1^* Tất cả các byte là 1

Y 1001 SS11 (các bit S chưa xác định)

Hình 14 - Ghép kênh các AU-4 thành AUG-1

6.1.3 Ghép kênh các AU-3 thành AUG-1

Phương pháp ghép kênh 3 AU-4 thành AUG-1 được quy định trên Hình 15. Ba byte đầu tiên của hàng 4 được dành cho con trỏ AU-3. 9 hàng, 87 cột còn lại được dành cho VC-3 và hai cột các byte chèn cố định. Các byte ở mỗi hàng trong hai cột chèn cố định của các AU-3 là như nhau. Pha của VC-3 và hai cột chèn cố định là không cố định so với AU-3. Vị trí byte đầu tiên của VC-3 được xác định bởi giá trị của con trỏ AU-3. Các AU-3 được ghép theo từng byte trong cấu trúc AUG-1.

CHÚ THÍCH - Các byte trong mỗi hàng của 2 cột chèn cố định của mỗi AU-3 là giống nhau

Hình 15 - Ghép kênh các AU-3 thành cấu trúc AUG-1

6.1.4 Ghép kênh AU-3 vào STM-0

AU-3 được cấu trúc gồm có 9 hàng 87 cột và cộng thêm 3 byte ở hàng 4 (3 byte này được dành cho con trỏ AU-3). Khung STM-0 bao gồm phần SOH và có cấu trúc 9 hàng 87 cột cộng thêm 3 byte ở hàng 4 (dành cho con trỏ AU-3). AU-3 được ghép kênh vào cấu trúc này và có pha cố định so với STM-0 như minh họa trên Hình 16.

CHÚ THÍCH - Các byte trong mỗi hàng của 2 cột chèn cố định của mỗi AU-3 là giống nhau

Hình 16 - Ghép kênh AU-3 vào STM-0

6.2 Ghép kênh các khối nhánh vào VC-4 và VC-3

6.2.1 Ghép kênh các TUG-3 vào VC-4

Quá trình ghép 3 TUG-3 vào trong VC-4 được quy định trên Hình 17. TUG-3 có cấu trúc 9 hàng 86 cột. VC-4 gồm có một cột của VC-4 POH, hai cột chèn cố định và 258 cột dành cho phần tải tin. Ba TUG-3 được ghép theo byte vào cấu trúc tải tin có 9 hàng 258 cột của VC-4 và có pha cố định so với VC-4. Pha của VC-4 so với AU-4 được chỉ ra bởi con trỏ AU-4

Hình 17 - Ghép kênh 3 TUG-3 vào VC-4

6.2.2 Ghép kênh TU-3 thành cấu trúc TUG-3

Việc ghép kênh TU-3 thành cấu trúc TUG-3 được quy định trên Hình 18. TU-3 gồm có VC-3, 9 byte VC-3 POH và con trỏ TU-3. Cột đầu tiên trong cấu trúc 9 hàng 86 cột của TUG-3 được dành cho con trỏ TU-3 (các byte H1, H2, H3) và các byte chèn cố định. Pha của VC-3 so với TUG-3 được xác định bởi con trỏ TU-3.

Hình 18 - Ghép kênh TU-3 thành cấu trúc TUG-3

6.2.3 Ghép kênh các TUG-2 thành TUG-3

Phương pháp ghép kênh các TUG-2 thành cấu trúc TUG-3 được quy định trên Hình 19. TUG-3 có cấu trúc 9 hàng 86 cột với hai cột đầu tiên là các byte chèn cố định.

Hình 19 - Ghép kênh bảy TUG-2 thành cấu trúc TUG-3

Nhóm gồm 7 TUG-2 có thể ghép thành cấu trúc TUG-3 (như minh họa trên Hình 20). Các TUG-2 được ghép xen kẽ theo từng byte trong cấu trúc TUG-3.

Hình 20 - Ghép kênh 7 TUG-2 thành cấu trúc TUG-3

6.2.4 Ghép kênh các TUG-2 vào khung VC-3

Phương pháp ghép kênh các TUG-2s vào VC-3 được quy định trên Hình 21. VC-3 gồm có VC-3 POH và phần tải tin có cấu trúc 9 hàng 84 cột. 7 TUG-2 sẽ được ghép kênh vào trong VC-3 bằng cách ghép xen kẽ từng byte như minh họa trên Hình 22. Từng TUG-2 sẽ có vị trí cố định trong khung VC-3.

Hình 21- Ghép kênh 7 TUG-2 vào khung VC-3

(BỔ SUNG THÊM HÌNH)

Hình 22- Ánh xạ bảy TUG-2 thành một VC-3

6.2.5 Ghép kênh TU-2 thành TUG-2

Phương pháp ghép TU-2 thành TUG-2 được quy định trên Hình 22.

6.2.6 Ghép kênh TU-11 hoặc TU-12 thành TUG-2

Phương pháp ghép kênh 4 TU-11 hoặc 3 TU-12 thành TUG-2 được quy định trên Hình 22. Các TU-11/TU-12 được ghép xen kẽ theo từng byte trong khung TUG-2.

6.3 Đánh số AU-n/TU-n

Khung STM-N gồm N x 270 cột (đánh số từ 1 đến N x 270). N x 9 cột đầu tiên chứa SOH và con trỏ AU-4/AU-4-Xc. N x 261 cột còn lại chứa tải tin bậc cao (các nhánh bậc cao).

Các cột tải tin bật cao có thể được đánh địa chỉ bằng hai tham số (B,A) hoặc ba tham số (C,B,A) hoặc bốn tham số (D,C,B,A) hoặc năm tham số (E,D,C,B,A). Trong đó: A là số của AU-3, B là số của AUG-1, C là số của AUG-4, D là số của AUG-16 và E là số của AUG-64. (Xem từ Hình 28 đến Hình 36)

Trong trường hợp khung có cấu trúc AU-4, các cột tải tin có thể được đánh số bằng ba tham số địa chỉ (K, L, M), trong đó K là số của TUG-3, L là số của TUG-2 và M là số của TU-11/TU-12 (xem trong các Hình 38, Hình 39 và Bảng 3). Trong trường hợp khung có cấu trúc AU-3, chỉ sử dụng hai tham số là L và M (xem Hình 42 và Bảng 4).

Để đơn giản trong việc xác định tổng dung lượng nhánh, tức là số các nhánh bậc thấp được cung cấp, các cột của tải tin phân một số khe thời gian. Số khe thời gian dành cho mỗi nhánh trong mỗi khung được xác định bởi cấu hình của tải tin.

Khe thời gian (TS) AU được đánh số từ trái sang phải trong khung STM-N như minh họa trên các hình từ Hình 28 đến Hình 37. Khe thời gian (TS) TU được đánh số từ trái sang phải trong khung VC-4/VC-3 như minh họa trên các hình từ Hình 38 đến Hình 40.

AU và TU cũng có thể được đánh số hoặc theo phân cấp tuần tự (như minh họa trên các hình từ Hình 28 đến Hình 40 bằng số của khe thời gian hoặc bằng cách sử dụng phân cấp ghép kênh (như minh họa trên hình từ Hình 28 đến Hình 40 bằng địa chỉ.

6.3.1 Đánh số các AU-n (VC-n) trong khung STM-2576

STM-256 có thể bao gồm 4 AUG-64s, được đánh số từ #1 đến #4:

- AUG-64 #1 nằm ở các cột 1…64, 257…320, 513…576,…, của khung STM-256;

- AUG-64 #2 nằm ở các cột 65…128, 321…384, 577…640,… của khung STM-256;

- AUG-64 #3 nằm ở các cột 129…192, 385…448, 641…704,… của khung STM-256;

- AUG-64 #4 nằm ở các cột 193…256, 449…512, 705…768,… của khung STM-256.

Mỗi AUG-64 có thể bao gồm bốn AUG-16, được đánh số từ #1 đến #4. Mỗi AUG-16 có thể bao gồm bốn AUG-4, được đánh số từ #1 đến #4. Mỗi AUG-4 có thể bao gồm bốn AUG-1, được đánh số từ #1 đến #4. Mỗi AUG-1 có thể bao gồm ba AU-3s, được đánh số từ #1 đến #3.

6.3.1.1 Đánh số các AU-4s (VC-4s) trong khung STM-256

AU-4 được đánh số ở dạng #E, #D, #C, #B, #A, trong đó E là số của AUG-64 (được đánh số từ 1 đến 4), D là số của AUG-16 (được đánh số từ 1 đến 4), C là số của AUG-4 (được đánh số từ 1 đến 4), B là số của AUG-1 (được đánh số từ 1 đến 4), và A luôn bằng 0 (xem Hình 23). Vị trí của AU-4 (E,D,C,B,0) trong khung STM-256 sẽ nằm ở vị trí các cột được xác định như sau:

Cột thứ X = 1 + 64 x [E - 1] + 16 x [D - 1] + 4 x [C - 1] + [B - 1] + 256 x [X - 1] với X = 1 đến 270.

Hình 23 - Đánh số AU-4 trong khung STM-256

6.3.1.2 Đánh số AU-3 (VC-3) trong khung STM-256

AU-3 được đánh số ở dạng #E, #D, #C, #B, #A, trong đó E là số của AUG-64 (được đánh số từ 1 đến 4), D là số của AUG-16 (được đánh số từ 1 đến 4), C là số của AUG-4 (được đánh số từ 1 đến 4), B là số của AUG-1 (được đánh số từ 1 đến 4), và A là số của AU-3 (được đánh số từ 1 đến 3). (xem Hình 24). Vị trí của AU-3 (E,D,C,B,A) trong khung STM-256 sẽ nằm ở vị trí các cột được xác định như sau:

Cột thứ X = 1 + 64 x [E - 1] + 16 x [D - 1] + 4 x [C - 1] + [B - 1] + 256 x [A - 1] + 768 x [X - 1] với X = 1 đến 90.

Hình 24 - Đánh số AU-3 trong khung STM-256

6.3.1.3 Đánh số AU-4-4c (VC-4-4c) trong khung STM-256

AU-4-4c được đánh số ở dạng #E, #D, #C, #B, #A, trong đó E là số của AUG-64 (được đánh số từ 1 đến 4), D là số của AUG-16 (được đánh số từ 1 đến 4), C là số của AUG-4 (được đánh số từ 1 đến 4), B và A luôn có giá trị là 0. (xem Hình 25). Vị trí của AU-4-4c (E,D,C,0,0) trong khung STM-256 sẽ nằm ở vị trí các cột được xác định như sau:

Cột thứ X = [X mod 4] + 64 x [E - 1] + 16 x [D - 1] + 4 x [C - 1] + 256 x [X DIV 4] với X = 1 đến 1080.

Hình 25 - Đánh số AU-4-4c trong khung STM-256

6.3.1.4 Đánh số AU-4-16c (VC-4-16c) trong khung STM-256

AU-4-16c được đánh số ở dạng #E, #D, #C, #B, #A, trong đó E là số của AUG-64 (được đánh số từ 1 đến 4), D là số của AUG-16 (được đánh số từ 1 đến 4), C, B và A luôn có giá trị là 0. (xem Hình 26). Vị trí của AU-4-16c (E,D,0,0,0) trong khung STM-256 sẽ nằm ở vị trí các cột được xác định như sau:

Cột thứ X = [X mod 16] + 64 x [E - 1] + 16 x [D - 1] + 256 x [X DIV 16] với X = 1 đến 4320.

Hình 26 - Đánh số AU-4-16c trong khung STM-256

6.3.1.5 Đánh số AU-4-64c (VC-4-64c) trong khung STM-256

AU-4-16c được đánh số ở dạng #E, #D, #C, #B, #A, trong đó E là số của AUG-64 (được đánh số từ 1 đến 4), D, C, B và A luôn có giá trị là 0. (xem Hình 27). Vị trí của AU-4-64c (E,0,0,0,0) trong khung STM-256 sẽ nằm ở vị trí các cột được xác định như sau:

Cột thứ X = [X mod 64] + 64 x [E - 1] + 256 x [X DIV 64] với X = 1 đến 17 280.

Hình 27 - Đánh số AU-4-64c trong khung STM-256

6.3.1.6 Đánh số AU-4-256c trong khung STM-256

Trong khung STM-256 chỉ có thể chứa được một AU-4-256c. Tín hiệu này không cần đánh số nhưng cũng có thể coi là có số (0, 0, 0, 0, 0)

6.3.2 Đánh số AU-n (VC-n) trong khung STM-64

STM-64 có thể bao gồm 4 AUG-16, được đánh số từ #1 đến #4:

- AUG-16 #1 nằm ở các cột 1…16, 65…80, 129…144… của khung STM-64;

- AUG-16 #2 nằm ở các cột 17…32, 81…96, 145…160… của khung STM-64;

- AUG-16 #3 nằm ở các cột 33…48, 97…112, 161…176,… của khung STM-64;

- AUG-16 #4 nằm ở các cột 49…64, 113…128, 177…192 của khung STM-64.

Mỗi AUG-16 có thể bao gồm 4 AUG-4, được đánh số từ #1 đến #4. Mỗi AUG-4 có thể bao gồm 4 AUG-1, được đánh số từ #1 đến #4. Mỗi AUG-1 có thể bao gồm 4 AU-3s, được đánh số từ #1 đến #3.

6.3.2.1 Đánh số các AU-4 (VC-4) trong khung STM-64

AU-4 được đánh số ở dạng #D, #C, #B, #A, trong đó D là số của AUG-16 (được đánh số từ 1 đến 4), C là số của AUG-4 (được đánh số từ 1 đến 4), B là số của AUG-1 (được đánh số từ 1 đến 4), và A luôn bằng 0 (xem Hình 28). Vị trí của AU-4 (D,C,B,0) trong khung STM-64 sẽ nằm ở vị trí các cột được xác định như sau:

Cột thứ X = 1 + 16 X [D - 1] + 4 x [C - 1] + [B - 1] + 64 x [X - 1]  với X = 1 đến 270.

Hình 28 - Đánh số AU-4 trong khung STM-64

6.3.2.2 Đánh số các AU-3 (VC-3) trong khung STM-64

AU-3 được đánh số ở dạng #D, #C, #B, #A, trong đó D là số của AUG-16 (được đánh số từ 1 đến 4), C là số của AUG-4 (được đánh số từ 1 đến 4), B là số của AUG-1 (được đánh số từ 1 đến 4), và A là số của AU-3 (được đánh số từ 1 đến 3). (xem Hình 29). Vị trí của AU-3 (D,C,B,A) trong khung STM-64 sẽ nằm ở vị trí các cột được xác định như sau:

Cột thứ X = 1 + 16 X [D - 1] + 4 x [C - 1] + [B - 1] + 64 x [A - 1] + 192 x  [X - 1]  với X = 1 đến 90.

Hình 29 - Đánh số AU-3 trong khung STM-64

6.3.2.3 Đánh số các AU-4-4c (VC-4-4c) trong khung STM-64

AU-4-4c được đánh số ở dạng #D, #C, #B, #A, trong đó D là số của AUG-16 (được đánh số từ 1 đến 4), C là số của AUG-4 (được đánh số từ 1 đến 4), B và A luôn có giá trị là 0 (xem Hình 30). Vị trí của AU-4-4c (D,C,0,0) trong khung STM-64 sẽ nằm ở vị trí các cột được xác định như sau:

Cột thứ X = [X mod 4] + 16 X [D - 1] + 4 x [C - 1] + 64 x [X DIV 4]  với X = 1 đến 1080.

Hình 30 - Đánh số AU-4-4c trong khung STM-64

6.3.2.4 Đánh số các AU-4-16c (VC-4-16c) trong khung STM-64

AU-4-16c được đánh số ở dạng #D, #C, #B, #A, trong đó D là số của AUG-16 (được đánh số từ 1 đến 4), C, B và A luôn có giá trị là 0 (xem Hình 31). Vị trí của AU-4-16c (D,0,0,0) trong khung STM-64 sẽ nằm ở vị trí các cột được xác định như sau:

Cột thứ X = [X mod 16] + 16 X [D - 1] + 64 x [X DIV 16]  với X = 1 đến 4320.

Hình 31 - Đánh số AU-4-16c trong khung STM-64

6.3.3 Đánh số AU-4-64c trong khung STM-64

Trong khung STM-64 chỉ có thể chứa được một AU-4-64c. Tín hiệu này không cần đánh số nhưng cũng có thể coi là có số (0, 0, 0, 0)

6.3.4 Đánh số AU-n (VC-n) trong khung STM-16

STM-16 có thể bao gồm 4 AUG-4, được đánh số từ #1 đến #4:

- AUG-4#1 nằm ở các cột 1…4, 17…20, 33…36,… của khung STM-16;

- AUG-4#2 nằm ở các cột 5…8, 21…24, 36…40,… của khung STM-16;

- AUG-4#3 nằm ở các cột 9…12, 25…28, 41…44,… của khung STM-16;

- AUG-4#4 nằm ở các cột 13…16, 29…32, 45…48,… của khung STM-16.

Mỗi AUG-4 có thể bao gồm 4 AUG-1, được đánh số từ #1 đến #4. Mỗi AUG-1 có thể bao gồm 3 AU-3, được đánh số từ #1 đến #3.

6.3.4.1 Đánh số AU-4 (VC-4) trong khung STM-16

AU-4 được đánh số ở dạng #C, #B, #A, trong đó C là số của AUG-4 (được đánh số từ 1 đến 4), B là số của AUG-1 (được đánh số từ 1 đến 4), và A luôn bằng 0. (xem Hình 32). Vị trí của AU-4 (C,B,0) trong khung STM-16 sẽ nằm ở các cột được xác định như sau:

Cột thứ X = 1 + 4 x [C - 1] + [B - 1] + 16 x [X - 1] với X = 1 đến 270.

Hình 32 - Đánh số AU-4 trong khung STM-16

6.3.4.2 Đánh số AU-3 (VC-3) trong khung STM-16

AU-3 được đánh số ở dạng #C, #B, #A, trong đó C là số của AUG-4 (được đánh số từ 1 đến 4), B là số của AUG-1 (được đánh số từ 1 đến 4), và A là số của AU-3 (được đánh số từ 1 đến 3). (xem Hình 33). Vị trí của AU-3 (C,B,A) trong khung STM-16 sẽ nằm ở các cột được xác định như sau:

Cột thứ X = 1 + 4 x [C - 1] + [B - 1] + 16 x [A - 1] + 48 x [X - 1] với X = 1 đến 90.

Hình 33 - Đánh số AU-3 trong khung STM-16

6.3.4.3 Đánh số AU-4-4c 4(VC-4-4c) trong khung STM-16

AU-4-4c được đánh số ở dạng #C, #B, #A, trong đó C là số của AUG-4 (được đánh số từ 1 đến 4), B, và A luôn bằng 0. (xem Hình 34). Vị trí của AU-4-4c (C,0,0) trong khung STM-16 sẽ nằm ở các cột được xác định như sau:

Cột thứ 4X-3 = 1 + [C - 1] + 16 x [X - 1] với X = 1 đến 270.

Cột thứ 4X-2 = 2 + [C - 1] + 16 x [X - 1] với X = 1 đến 270.

Cột thứ 4X-1 = 3 + [C - 1] + 16 x [X - 1] với X = 1 đến 270.

Cột thứ 4X = 4 + [C - 1] + 16 x [X - 1] với X = 1 đến 270.

Hình 34 - Đánh số AU-4-4c trong khung STM-16

6.3.4.4 Đánh số AU-4-16 trong khung STM-16

Trong khung STM-16 chỉ có thể chứa được một AU-4-16c. Tín hiệu này không cần đánh số nhưng cũng có thể coi là có số (0, 0, 0)

6.3.5 Đánh số AU-n (VC-n) trong khung STM-4

STM-4 có thể bao gồm 4 AUG-1, được đánh số từ #1 đến #4:

- AUG-1#1 nằm ở các cột 1, 5, 9, … của khung STM-4;

- AUG-1#2 nằm ở các cột 2, 6, 10, … của khung STM-4;

- AUG-1#3 nằm ở các cột 3, 7, 11, … của khung STM-4;

- AUG-1#4 nằm ở các cột 4, 8, 12, … của khung STM-4.

Mỗi AUG-1 có thể bao gồm ba AU-3, được đánh số từ #1 đến #3.

6.3.5.1 Đánh số AU-4 (VC-4) trong khung STM-4

AU-4 được đánh số ở dạng #B, #A, trong đó B là số của AUG-1 (được đánh số từ 1 đến 4), và A luôn bằng 0 (xem Hình 35). Vị trí của AU-4 (B,0) trong khung STM-4 sẽ nằm ở các cột được xác định như sau:

Cột thứ X = 1 + [B - 1] + 4 x [X - 1] với X = 1 đến 270.

Vì vậy, AU-4 (1,0) sẽ nằm ở các cột 1, 5, 9, …, 1077 của khung STM-4 và AU-4 (4,0) sẽ nằm ở các cột số 4, 8, 12,…, 1080 của khung STM-4.

Hình 35 - Đánh số AU-4 trong khung STM-4

6.3.5.2 Đánh số AU-3 (VC-3) trong khung STM-4

AU-3 được đánh số ở dạng #B, #A, trong đó B là số của AUG-1 (được đánh số từ 1 đến 4), và A là số của AU-3 (được đánh số từ 1 đến 3) (xem Hình 36). Vị trí của AU-3 (B,A) trong khung STM-4 sẽ nằm ở các cột được xác định như sau:

Cột thứ X = 1 + [B - 1] + 4 x [A - 1] + 12 x [X - 1] với X = 1 đến 90.

Hình 36 - Đánh số AU-3 trong khung STM-4

6.3.5.3 Đánh số AU-4-4c trong khung STM-4

Trong khung STM-4 chỉ có thể chứa được một AU-4-4c. Tín hiệu này không cần đánh số nhưng cũng có thể coi là có số (0,0)

6.3.6 Đánh số AU-n (VC-n) trong khung STM-1

6.3.6.1 Đánh số AU-4 (VC-4) trong khung STM-1

Trong khung STM-1 chỉ có thể chứa được một AU-4 (VC-4). Tín hiệu này không cần đánh số nhưng cũng có thể coi là có số (0)

6.3.6.2 Đánh số AU-3 (VC-3) trong khung tín hiệu STM-1

AU-3 được đánh số ở dạng #A, trong đó A là số của AU-3 (được đánh số từ 1 đến 3) (xem Hình 37). Vị trí của AU-3 (A) trong khung STM-4 sẽ nằm ở các cột được xác định như sau:

Cột thứ X = 1 + [A - 1] + 3 x [X - 1] với X = 1 đến 90.

Hình 37 - Đánh số AU-3 trong khung STM-1

6.3.7 Đánh số AU-3 (VC-3) trong khung STM-0

Trong khung STM-0 chỉ có thể chứa được một AU-3 (VC-3). Tín hiệu này không cần đánh số nhưng cũng có thể coi là có số (0)

6.3.8 Đánh số TU-3 trong khung VC-4

Mỗi VC-4 có thể bao gồm 3 TUG-3, được đánh số từ #1 đến #3:

- TUG-3#1 (tương ứng với TUG-3 (A) trong Hình 17) nằm ở các cột 7, 10,…, 259 của khung VC-4;

- TUG-3#2 (tương ứng với TUG-3 (B) trong Hình 17) nằm ở các cột 5, 8, 11,…, 260 của khung VC-4;

- TUG-3#3 (tương ứng với TUG-3 (B) trong Hình 17) nằm ở các cột 6, 9, 12,…, 261 của khung VC-4;

Mỗi TUG-3 có thể bao gồm một TU-3. TU-3 được đánh số ở dạng #K, #L, #M, trong đó K là số của TUG-3 (được đánh số từ 1 đến 3), L và M luôn bằng 0. Vị trí của TU-3 (K,0,0) trong khung VC-4 sẽ nằm ở các cột được xác định như sau:

Cột thứ X = 4 + [K - 1] + 3 x [X - 1] với X =1 đến 86.

6.3.9 Đánh số TU-2 trong khung VC-4

Mỗi TUG-3 có thể bao gồm 7 TUG-2, được đánh số từ #1 đến #7 và mỗi TUG-2 sẽ có 1 TU-2. TU-2 được đánh số ở dạng #K, #L, #M, trong đó K là số của TUG-3 (được đánh số từ 1 đến 3), L là số của TUG-2 (được đánh số từ 1 đến 7) và M luôn bằng 0. Vị trí của TU-2 (K, L, 0) trong khung VC-4 sẽ nằm ở các cột được xác định như sau:

Cột thứ X = 10 [K - 1] + 3 x [L - 1]  21 x [X - 1] với X = 1 đến 12

6.3.10 Đánh số TU-12 trong khung VC-4

Mỗi TUG-3 có thể bao gồm 7 TUG-2, được đánh số từ #1 đến #7 và mỗi TUG-2 sẽ có 3 TU-12 được đánh số từ #1 đến #3.

TU-12 được đánh số ở dạng #K, #L, #M, trong đó K là số của TUG-3 (được đánh số từ 1 đến 3), L là số của TUG-2 (được đánh số từ 1 đến 7) và M là số của TU-12 (được đánh số từ 1 đến 3). Vị trí của TU-12 (K, L, M) trong khung VC-4 sẽ nằm ở các cột được xác định như sau:

Cột thứ X = 10 [K - 1] + 3 x [L - 1]  21 x [M - 1] 63 x [X - 1] với X = 1 đến 4

6.3.11 Đánh các số TU-11 trong khung VC-4

Mỗi TUG-3 có thể bao gồm 7 TUG-2, được đánh số từ #1 đến #7 và mỗi TUG-2 sẽ có 4 TU-11 được đánh số từ #1 đến #4.

TU-11 được đánh số ở dạng #K, #L, #M, trong đó K là số của TUG-3 (được đánh số từ 1 đến 3), L là số của TUG-2 (được đánh số từ 1 đến 7) và M là số của TU-11 (được đánh số từ 1 đến 4). Vị trí của TU-11 (K, L, M) trong khung VC-4 sẽ nằm ở các cột được xác định như sau:

Cột thứ X = 10 [K - 1] + 3 x [L - 1]  21 x [M - 1] 84 x [X - 1] với X = 1 đến 3

6.3.12 Đánh số TU-2 trong khung VC-3

Mỗi VC-3 có thể bao gồm 7 TUG-2, được đánh số từ #1 đến #7 và mỗi TUG-2 sẽ có 1 TU-2.

TU-2 được đánh số ở dạng #L, #M, trong đó L là số của TUG-2 (được đánh số từ 1 đến 7) và M luôn bằng 0. Vị trí của TU-2 (L, 0) trong khung VC-3 sẽ nằm ở các cột được xác định như sau:

Cột thứ X = 2 [L - 1]  7 x [X - 1] với X = 1 đến 12

6.3.13 Đánh số TU-12 trong khung VC-3

Mỗi TUG-2 có thể bao gồm 3 TU-12, được đánh số từ #1 đến #3. TU-12 được đánh số ở dạng #L, #M, trong đó L là số của TUG-2 (được đánh số từ 1 đến 7) và M là số của TU-12 (được đánh số từ 1 đến 3). Vị trí của TU-12 (L, M) trong khung VC-3 sẽ nằm ở các cột được xác định như sau:

Cột thứ X = 2 [L - 1]  7 x [M - 1] 21 x [X - 1] với X = 1 đến 4

6.3.14 Đánh các số TU-11 trong khung VC-3

Mỗi TUG-2 có thể bao gồm 4 TU-11, được đánh số từ #1 đến #3. TU-11 được đánh số ở dạng #L, #M, trong đó L là số của TUG-2 (được đánh số từ 1 đến 7) và M là số của TU-11 (được đánh số từ 1 đến 1). Vị trí của TU-11 (L, M) trong khung VC-3 sẽ nằm ở các cột được xác định như sau:

Cột thứ X = 2 [L - 1]  7 x [M - 1] 28 x [X - 1] với X = 1 đến 3

CHÚ THÍCH: Số của các khe thời gian trên Hình 36 và Hình 33 không được hiểu là số của cổng nhánh.

Sơ đồ đánh số TU-3

Sơ đồ đánh số TU-2

Sơ đồ đánh số TU-12

Hình 38 - Đánh số TU-3, TU-2 và TU-12 trong khung VC-4

Hình 39 - Đánh số TU-11 trong khung VC-4

Sơ đồ đánh số TU-2

Sơ đồ đánh số TU-12

Sơ đồ đánh số TU-11

Hình 40 - Đánh số TU-2, TU-12, TU-11 trong khung VC-3

Bảng 3 - Phân bổ dung lượng của TU-n cho các khe thời gian trong khung VC-4

Bảng 4 - Phân bổ dung lượng của TU-n cho các khe thời gian trong khung VC-3

Địa chỉ #

7. Yêu cầu kỹ thuật cho con trỏ

7.1 Con trỏ AU-n

7.1.1 Vị trí của con trỏ

Con trỏ AU-4 nằm trong các byte H1, H2, H3 như quy định trên Hình 41. Ba con trỏ AU-3 nằm trong các byte H1, H2, H3 như quy định trên Hình 42.

1* Tất cả các byte có giá trị là 1

Y 1001SS11 (các bit S không được quy định)

Hình 41 - Đánh số độ bù con trỏ AU-4

Hình 42 - Đánh số độ bù con trỏ AU-3

7.1.2 Giá trị của con trỏ AU-n

Con trỏ chứa trong H1 và H2 xác định vị trí của byte mà ở đó VC-n bắt đầu. 2 byte dành cho con trỏ được ghép thành một từ như trong Hình 43. Mười bit cuối cùng của từ con trỏ (bit 7 - 16) của từ con trỏ mang giá trị con trỏ.

Con trỏ AU-4: Giá trị của con trỏ AU-4 là một số nhị phân nằm trong dải từ 0 đến 782, giá trị này chỉ ra độ bù, tăng 3 byte, giữa con trỏ và byte đầu tiên của VC-4 (xem Hình 41)

Trong trường hợp chỉ thị liên kết, con trỏ có giá trị như sau: "1001" trong các bit từ 1 đến 4, các bit 5-6 là không xác định, các bit từ 7 đến 16 có giá trị là "1" (xem Hình 43). Con trỏ AU được thiết lập về giá trị chỉ thị liên kết trong trường hợp liên kết các AU-4 (xem 7.1.7).

Con trỏ AU-3: Giá trị con trỏ AU-3 là một số nhị phân nằm trong dải từ 0 đến 782 (xem Hình 43). Khi ghép trong khung AUG-1, mối AU-3 sẽ có các byte H1, H2 và H3 tương ứng. Các byte H được thể hiện dưới dạng kế tiếp nhau (Hình 42). Tập các byte H1, H2, H3 đầu tiên sẽ liên quan đến AU-3 đầu tiên, tập các byte H1, H2, H3 thứ hai sẽ liên quan đến AU-3 thứ hai… Đối với mỗi AU-3, các con trỏ sẽ hoạt động độc lập.

Hình 43 - Mã hóa con trỏ AU-n/TU-3 (H1, H2, H3)

CHÚ THÍCH 1 - Các bit SS của AU-4, AU-4-Xc, AU-3 được xử lý trong thuật toán phát hiện con trỏ (xem phiên bản năm 1997 của ITU-T Rec. G.783). Từ các phiên bản 2000 của các khuyến nghị ITU-T G.783 và G.806, các bit SS không bao hàm trong thuật toán phát hiện con trỏ của AU-n.

CHÚ THÍCH 2 - Con trỏ được thiết lập tất cả về "1" khi AIS xuất hiện.

7.1.3 Hiệu chỉnh tần số

Nếu có sự lệch về tần số giữa tốc độ khung của AUG-N và VC-n, giá trị con trỏ sẽ tăng lên hoặc giảm đi tùy theo đó là chèn dương hay chèn âm. Hoạt động của con trỏ phải được phân cách nhau tối thiểu là 3 khung (tức là theo các nhóm 4 khung) trong đó giá trị của con trỏ được giữ nguyên.

Nếu tốc độ khung của VC-n quá chậm so với AUG-n, giá trị của con trỏ phải tăng lên 1 đơn vị. Hoạt động này được chỉ thị bằng việc đảo các bit 7, 9, 11, 13 và 15 (I-bit) trong từ con trỏ để cho phép lựa chọn theo đa số của 5 bit tại bộ thu. 3 byte chèn dương xuất hiện ngay sau byte H3 cuối cùng trong khung AU-4 chứa các bit I đã được đảo. Các con trỏ tiếp theo sẽ chứa độ lệch mới. Quá trình này được minh họa trên Hình 44.

Hình 44 - Hoạt động hiệu chỉnh của con trỏ AU-4 - Chèn dương

Đối với khung AU-3, byte chèn dương xuất hiện ngay sau byte H3 của khung AU-3 có chứa các bit I bị đảo. Con trỏ tiếp theo đó sẽ chứa độ lệch mới (xem minh họa trên Hình 45).

Hình 45 - Hoạt động hiệu chỉnh con trỏ AU-3 - chèn dương

Nếu tốc độ khung của VC-n quá nhanh so với AUG-N, giá trị của con trỏ phải tăng lên 1 đơn vị. Hoạt động này được chỉ thị bằng việc đảo ngược các bit 8, 10, 12, 14 và 16 (D-bit) trong từ con trỏ để cho phép lựa chọn theo đã số của 5 bit tại bộ thu. 3 byte chèn âm xuất hiện trong byte H3 của khung AU-4 có chứa các bit D bị đảo. Con trỏ tiếp theo sẽ chứa độ lệch mới. Quá trình này được minh họa trên Hình 46.

1* Tất cả các bit trong byte có giá trị là 1

Y 1001 SS11 (các bit S là không xác định)

Hình 46 - Hoạt động hiệu chỉnh con trỏ AU-4 - chèn âm

Trong khung AU-3, byte chèn âm xuất hiện trong byte H3 của khung AU-3 có chứa các bit D bị đảo. Con trỏ tiếp theo sẽ chứa độ lệch mới. (xem minh họa trên Hình 47)

Hình 47 - Hoạt động hiệu chỉnh con trỏ AU-3 - Chèn âm

7.1.4 Cờ dữ liệu mới (NDF)

Bit 1-4 (N-bit) của từ con trỏ chứa NDF cho phép sự thay đổi tùy ý của con trỏ nếu nguyên nhân của sự thay đổi này là do sự thay đổi trong phần tải tin. Chế độ hoạt động bình thường được chỉ thị bởi mã "0110" trong các N-bit. NDF được chỉ thị bằng việc đảo các N-bit thành "1001". NDF được hiểu là cho phép khi có 3 hoặc nhiều hơn 3 bit trong 4 bit trùng với mẫu "1001". NDF được hiểu là bị vô hiệu hóa khi có 3 hoặc nhiều hơn 3 bit trong 4 bit trùng với mẫu "0110". Các giá trị còn lại ("0000", "0011", "0101", "1010", "1100" và "1111") được hiểu là các giá trị không hợp lệ.

7.1.5 Tạo con trỏ

Các qui tắc để tạo con trỏ AU-n:

1. Ở trạng thái hoạt động bình thường, con trỏ chỉ ra vị trí bắt đầu của VC-n trong khung AU-n. NDF được thiết lập về "0110"

2. Giá trị con trỏ có thể thay đổi bởi một trong các hoạt động ở các bước 3, 4, 5

3. Nếu có yêu cầu chèn dương, giá trị của con trỏ hiện tại được gửi với các bit I được đảo ngược và cơ hội chèn dương tiếp theo đó được điền đầy với thông tin giả. Các con trỏ tiếp theo chứa giá trị bằng giá trị của con trỏ trước được tăng thêm 1 đơn vị. Nếu giá trị của con trỏ đã đạt cực đại, con trỏ tiếp theo sẽ được thiếp lập về 0. Không có hoạt động tăng hay giảm con trỏ xảy ra trong tối thiểu 3 khung liên tiếp.

4. Nếu có yêu cầu chèn âm, giá trị của con trỏ hiện tại được gửi với các bit D được đảo ngược và cơ hội chèn âm tiếp theo đó được điền đầy với thông tin thật. Các con trỏ tiếp theo chứa giá trị bằng giá trị của con trỏ trước được giảm đi 1 đơn vị. Nếu giá trị của con trỏ đã đạt 0, con trỏ tiếp theo sẽ được thiết lập về giá trị cực đại. Không có hoạt động tăng hay giảm con trỏ xảy ra trong tối thiểu 3 khung liên tiếp.

5. Nếu có sự thay đổi trong việc ánh xạ VC-n vì các lý do nào khác với điểm 3 và 4 ở trên, giá trị con trỏ mới phải được gửi đi kèm theo NDF được thiết lập về "1001". NDF chỉ xuất hiện trong khung đầu tiên (là khung có chứa các giá trị mới). Vị trí mới của VC-n sẽ bắt đầu tại độ lệch được thiết lập bởi giá trị mới của con trỏ. Không có hoạt động tăng hay giảm con trỏ xảy ra trong tối thiểu 3 khung liên tiếp.

7.1.6 Thông dịch con trỏ

Các qui tắc thông dịch con trỏ:

1. Ở chế độ làm việc bình thường, con trỏ xác định vị trí bắt đầu của VC-n trong khung AU-n.

2. Bất kỳ sự thay đổi nào về giá trị của con trỏ hiện tại cũng đều được bỏ qua trừ khi có giá trị thích hợp mới của con trỏ xuất hiện trong 3 khung liên tiếp hoặc trước đó có xảy ra một trong ba các hoạt động 3, 4 hoặc 5 ở trên.

3. Nếu đa số trong số các bit I bị đảo, tức là chỉ thị có chèn dương. Giá trị con trỏ tiếp theo đó sẽ được tăng lên 1 đơn vị.

4. Nếu đa số trong số các bit D bị đảo, tức là chỉ thị có chèn âm. Giá trị con trỏ tiếp theo đó sẽ bị giảm đi 1 đơn vị.

5. Nếu giá trị của cờ NDF là cho phép, thì giá trị con trỏ coincident sẽ thay thế giá trị con trỏ hiện tại với độ lệnh được chỉ thị bởi con trỏ mới trừ trường hợp bộ thu ở trạng thái mắt con trỏ.

7.1.7 Liên kết các AU-4

Xem 10.1 và 10.2.

7.2 Con trỏ TU-3

7.2.1 Vị trí của con trỏ TU-3

Ba con trỏ TU-3 được chứa riêng biệt trong 3 byte H1, H2 và H3 như trên Hình 48.

Hình 48 - Đánh số độ bù con trỏ TU-3

7.2.2 Giá trị con trỏ TU-3

Giá trị con trỏ chứa trong các byte H1 và H2 chỉ ra vị trí bắt đầu của VC-3. Hai byte dành cho chức năng con trỏ được ghép thành một từ như trên Hình 43. Mười bit cuối cùng của từ con trỏ (bit 7 - 16) mang giá trị con trỏ.

Giá trị của con trỏ TU-3 là một số nhị phân nằm trong phạm vi từ 0-764, giá trị này chỉ ra độ lệch giữa con trỏ và byte đầu tiên của VC-3 (xem Hình 48).

7.2.3 Hiệu chỉnh tần số

Khi có sự lệch về tần số giữa tốc độ khung của TU-3 và VC-3, giá trị con trỏ sẽ tăng lên hoặc giảm đi tùy theo đó là chèn dương hay chèn âm. Hoạt động của con trỏ phải được phân cách nhau tối thiểu là 3 khung (tức là theo các nhóm 4 khung) trong đó khoảng thời gian đó giá trị của con trỏ được giữ nguyên.

Nếu tốc độ khung của VC-3 quá chậm so với TU-3, giá trị của con trỏ sẽ tăng lên 1 đơn vị. Hoạt động này được chỉ thị bằng việc đảo các bit 7, 9, 11, 13 và 15 (I- bit) trong từ con trỏ để cho phép lựa chọn theo đa số của 5 bit tại bộ thu. Byte chèn dương xuất hiện ngay sau từng byte H3 trong khung TU-3 chứa các bit I đã được đảo. Các con trỏ TU-3 tiếp theo sẽ chứa độ lệch mới.

Nếu tốc độ khung của VC-3 quá nhanh so với TU-3, giá trị của con trỏ sẽ giảm đi 1 đơn vị. Hoạt động này được chỉ thị bằng việc đảo các bit 8, 10, 12, 14 và 16 (D- bit) trong từ con trỏ để cho phép lựa chọn theo đa số của 5 bit tại bộ thu. Các byte chèn âm xuất hiện ngay trong từng byte H3 trong khung TU-3 chứa các bit D đã được đảo. Các con trỏ TU-3 tiếp theo sẽ chứa độ lệch mới.

7.2.4 Cờ dữ liệu mới (NDF)

Bit 1-4 (N-bit) của từ con trỏ chứa NDF cho phép sự thay đổi tùy ý của con trỏ nếu nguyên nhân của sự thay đổi này là do sự thay đổi trong VC-3. Chế độ hoạt động bình thường được chỉ thị bởi mã "0110" trong các N-bit. NDF được chỉ thị bằng việc đảo các N-bit thành "1001". NDF được hiểu là cho phép khi có 3 hoặc nhiều hơn 3 bit trong 4 bit trùng với mẫu "1001". NDF được hiểu là bị vô hiệu hóa khi có 3 hoặc nhiều hơn 3 bit trong 4 bit trùng với mẫu "0110". Các giá trị còn lại ("0000", "0011", "0101", "1010", "1100" và "1111") được hiểu là các giá trị không hợp lệ. Việc đồng bộ mới được chỉ thị bằng giá trị của con trỏ kèm theo đó là NDF có tác dụng tại độ lệch được chỉ thị.

7.2.5 Tạo con trỏ

1. Ở trạng thái hoạt động bình thường, con trỏ chỉ ra vị trí bắt đầu của VC-3 trong khung TU-3. NDF được thiết lập về "0110"

2. Giá trị con trỏ có thể thay đổi bởi một trong các hoạt động ở các bước 3, 4, 5.

3. Nếu có yêu cầu chèn dương, giá trị của con trỏ hiện tại được gửi với các bit I được đảo ngược và cơ hội chèn dương tiếp theo đó được điền đầy với thông tin giả. Các con trỏ tiếp theo chứa giá trị bằng giá trị của con trỏ trước được tăng thêm 1 đơn vị. Nếu giá trị của con trỏ đã đạt cực đại, con trỏ tiếp theo sẽ được thiết lập về 0. Không có hoạt động tăng hay giảm con trỏ xảy ra trong tối thiểu 3 khung liên tiếp.

4. Nếu có yêu cầu chèn âm, giá trị của con trỏ hiện tại được gửi với các bit D được đảo ngược và cơ hội chèn âm tiếp theo đó được điền đầy với thông tin thật. Các con trỏ tiếp theo chứa giá trị bằng giá trị của con trỏ trước được giảm đi 1 đơn vị. Nếu giá trị của con trỏ đã đạt 0, con trỏ tiếp theo sẽ được thiết lập về giá trị cực đại. Không có hoạt động tăng hay giảm con trỏ xảy ra trong tối thiểu 3 khung liên tiếp.

5. Nếu có sự thay đổi trong việc ánh xạ VC-3 vì các lý do nào khác với điểm 3 và 4 ở trên, giá trị con trỏ mới phải được gửi đi kèm theo NDF được thiết lập về "1001". NDF chỉ xuất hiện trong khung đầu tiên (là khung có chứa các giá trị mới). Vị trí mới của VC-3 sẽ bắt đầu tại độ lệch được thiết lập bởi giá trị mới của con trỏ. Không có hoạt động tăng hay giảm con trỏ xảy ra trong tối thiểu 3 khung liên tiếp.

7.2.6 Thông dịch con trỏ

Các qui tắc thông dịch con trỏ:

1. Ở chế độ làm việc bình thường, con trỏ xác định vị trí bắt đầu của VC-3 trong khung TU-3

2. Bất kỳ sự thay đổi nào về giá trị của con trỏ hiện tại cũng đều được bỏ qua trừ khi có giá trị thích hợp mới của con trỏ xuất hiện liên trong 3 khung liên tiếp hoặc trước đó có xảy ra một trong ba các hoạt động 3, 4 hoặc 5 ở trên (xem 8.2.5)

3. Nếu đa số trong số các bit I bị đảo, tức là chỉ thị có chèn dương, giá trị con trỏ tiếp theo đó sẽ được tăng lên 1 đơn vị.

4. Nếu đa số trong số các bit D bị đảo, tức là chỉ thị có chèn âm, giá trị con trỏ tiếp theo đó sẽ bị giảm đi 1 đơn vị

5. Nếu giá trị của cờ NDF là cho phép, thì giá trị con trỏ mới sẽ thay thế giá trị con trỏ hiện tại với độ lệch được chỉ thị bởi con trỏ mới trừ trường hợp bộ thu ở trạng thái mất con trỏ. Con trỏ TU-2, TU-12 và TU-11.

7.3 Con trỏ TU-2, TU-12 và TU-11

7.3.1 Vị trí của con trỏ TU-2, TU-12 và TU-11

Các con trỏ TU-2, TU-12 và TU-11 được chứa trong các byte V1 và V2 như quy định trên Hình 49.

TU Khối nhánh

VC Con-ten-nơ ảo

V1 Con trỏ TU thứ nhất

V2 Con trủ TU thứ 2

V3 Con trỏ TU thứ 3

V4 Dự phòng

CHÚ THÍCH - Các V1, V2, V3 và V4 là một phần của TU-n và được kết cuối tại bộ xử lý con trỏ

Hình 49 - Ánh xạ các container ảo trong đa khung TU

7.3.2 Giá trị của con trỏ TU-2, TU-12 và TU-11

Từ con trỏ TU được quy định trên Hình 50. Hai bit S (bit 5 và bit 6) chỉ ra loại TU. Giá trị con trỏ (nằm ở các bit 7 - 16) là một số nhị phân chỉ ra độ lệch giữa byte V2 và byte đầu tiên của VC-2, VC-12 hoặc VC-11. Phạm vi của độ lệch là khác nhau đối với từng loại TU như quy định trên Hình 51. Các byte con trỏ không được tính đến khi tính toán độ lệch.

I Tăng

D Giảm

N Cờ dữ liệu mới

Cờ dữ liệu mới

- Cho phép khi có tối thiểu 3 trong 4 bit trùng với mẫu "1001"

- Bị vô hiệu hóa khi có tối thiểu 3 trong 4 bit trùng với mẫu "0110"

- Không hợp lệ với các mã khác

Chèn âm

- Đảo 5 D-bit

- Chấp nhận các bit có ý nghĩa lớn nhất

Hình 50 - Mã hóa con trỏ TU-2, TU-12 và TU-11

V1 PTR1

V2 PTR2

V3 PTR3 (hoạt động)

V4 Dự phòng

Hình 51 - Bù con trỏ TU-2, TU-12 và TU-11

7.3.3 Hiệu chỉnh tần số của TU-2, TU-12 và TU-11

Con trỏ TU-2, TU-12 và TU-11 được sử dụng để hiệu chỉnh tần số của VC-2, VC-12, VC-11 theo cách giống như con trỏ TU-3 được sử dụng để hiệu chỉnh tần số của VC-3. Cơ hội chèn dương nằm ngay sau byte V3. Ngoài ra, V3 cũng được sử dụng như cơ hội chèn âm khi có chèn âm xảy ra, khi đó V3 sẽ được dùng cho tải tin. Điều này được minh họa trên Hình 51. Việc chỉ thị có hay không có cơ hội chèn được thực hiện bằng các bit I và D của con trỏ trong đa khung TU hiện tại. Giá trị chứa trong V3 khi không được sử dụng cho chèn âm không được quy định. Bộ thu sẽ bỏ qua giá trị chứa trong V3 bất cứ khi nào byte V3 không được sử dụng cho chèn âm.

7.3.4 Cờ dữ liệu mới (NDF)

Bit 1-4 (N-bit) của từ con trỏ chứa NDF cho phép sự thay đổi tùy ý của con trỏ nếu nguyên nhân của sự thay đổi này là do sự thay đổi trong phần tải tin. 4 bit được sử dụng cho NDF nhằm cho phép việc sửa lỗi. Chế độ hoạt động bình thường được chỉ thị bởi mã "0110" trong các N-bit. NDF được chỉ thị bằng việc đảo các N-bit thành "1001". NDF được hiểu là cho phép khi có 3 hoặc nhiều hơn 3 bit trong 4 bit trùng với mẫu "1001". NDF được hiểu là bị vô hiệu hóa khi có 3 hoặc nhiều hơn 3 bit trong 4 bit trùng với mẫu "0110". Các giá trị còn lại ("0000", "0011", "0101", "1100" và "1111") được hiểu là các giá trị không hợp lệ. Việc đồng bộ mới được chỉ thị bằng giá trị của con trỏ và kèm theo đó là NDF có tác dụng tại độ lệch được chỉ thị.

7.3.5 Tạo và thông dịch con trỏ TU-2, TU-12 và TU-11

Các quy định về tạo và thông dịch con trỏ TU-2, TU-12 và TU-11 cho VC-2, VC-12 và VC-11 tương tự các qui tắc được quy định ở 7.2.5 và 7.2.6 cho con trỏ TU-3 trong đó TU-3 được thay thế bằng TU-2, TU-12 hoặc TU-11 và VC-3 được thay thế bằng VC-2, VC-12 hoặc VC-11.

7.3.6 Liên kết TU-2

Xem quy định trong 10.3 và 10.4

7.3.7 Kích thước của TU-2, TU-12 và TU-11

Các bít 5 và 6 của con trỏ TU-2, TU-12 và TU-11 chỉ ra kích thước của TU-m. Có 3 loại kích thước như quy định trên  Bảng 5 dưới đây:

Bảng 5 - Kích thước của TU-2, TU-12 và TU-11

7.3.8 Byte chỉ thị đa khung TU-2, TU-12 VÀ TU-11

Byte chỉ thị đa khung TU-2, TU-12 và TU-11 (byte H4) liên quan đến mức thấp nhất của cấu trúc ghép kênh và cung cấp đa khung 500 ms (4-khung). Byte này xác định khung chứa con trỏ TU-2, TU-12 hoặc TU-11. Trên Hình 49 chỉ ra cách ánh xạ các VC-2, VC-12 và VC-11 vào trong đa khung TU-2, TU-12 và TU-11. Giá trị của byte H4, đọc từ VC-4/VC-3 POH chỉ ra pha khung của tải VC-4/VC-3 tiếp theo (xem Hình 52). Mã hóa của byte H4 được quy định trên Hình 53.

Hình 52 - Chỉ thị đa khung 500 ms TU-2, TU-12 và TU-11 sử dụng byte H4

Các bit trong byte H4

X Bit dành cho chuẩn hóa quốc tế trong tương lai. Trong nội địa, giá trị của bit này được đặt là "1".

Hình 53 - Quy định về chuỗi mã hóa byte H4 trong chỉ thị đa khung TU

8. Yêu cầu kỹ thuật cho các byte mào đầu

8.1 Các loại mào đầu

8.1.1 SOH

Thông tin SOH là thông tin được ghép thêm vào phần tải tin để tạo ra khung STM-N. SOH được quy định bao gồm các thông tin về đồng bộ khung, thông tin về bảo dưỡng, thông tin về giám sát chất lượng và các chức năng hoạt động khác. Thông tin SOH được chia thành thông tin mào đầu đoạn lặp (RSOH) và thông tin mào đầu đoạn ghép kênh (MSOH). RSOH được kết cuối tại các chức năng của trạm lặp, còn MSOH được truyền tải trong suốt quá trình lặp và được kết cuối tại các điểm mà AUG-N được tổng hợp nên hoặc tách thành các nhánh thành phần.

CHÚ THÍCH: Phần mào đầu FEC được định nghĩa trong 9.2.4 sử dụng cả RSOH và MSOH. Vì FEC được định nghĩa cho đoạn ghép kênh nên phần mào đầu FEC trong RSOH không được kết cuối tại các chức năng trạm lặp.

Các dòng từ 1-3 của SOH được dành cho RSOH, các dòng từ 5-9 được dành cho MSOH. Trên Hình 56 dưới đây là SOH của STM-1. Chi tiết về SOH được quy định trong 8.2

8.1.2 POH của Container ảo (VC-POH)

VC-POH được sử dụng để đảm bảo tính toàn vẹn về thông tin giữa hai điểm ghép vào tách ra của container ảo. Có hai loại VC-POH:

- VC-POH bậc cao (VC-4/VC-3 POH): VC-3 POH được ghép vào TUG-2 hoặc C-3 để tạo nên VC-3. VC-4 POH được ghép vào TUG-3 hoặc C-4 để tạo nên VC-4. Các chức năng của POH container ảo bậc cao bao gồm: giám sát chất lượng luồng container ảo, chỉ thị trạng thái cảnh báo, các tín hiệu dành cho mục đích bảo dưỡng và chỉ thị cấu trúc ghép kênh.

- VC-POH bậc thấp (VC-3/VC-2/VC-12/VC-11 POH): POH VC-m bậc thấp (m=11, 12, 2, 3) được ghép vào C-m để tạo nên VC-4. VC-4 POH được ghép vào TUG-3 hoặc C-4 để tạo nên VC-4.

Các chức năng của POH của container ảo bậc thấp bao gồm: giám sát chất lượng luồng container ảo, chỉ thị trạng thái cảnh báo, các tín hiệu dành cho mục đích bảo dưỡng.

Các yêu cầu chi tiết đối với POH được quy định trong 8.3.

8.2 Mô tả SOH

8.2.1 Vị trí của các byte SOH

Vị trí của các byte SOH trong khung STM-N, N ³ 1 được xác định bởi vector S 3 chiều: S(a, b, c), trong đó a(1-3, 5-9) là số của hàng, b(1-9) là số của đa cột và c(1-N) là độ sâu ghép trong đa cột. Xem minh họa trên Hình 54.

Mối quan hệ giữa số của cột và hàng và các tọa độ của vector như sau:

Hàng = a

Cột = N(b-1) + c

Đối với STM-0, việc xác định các byte SOH bằng vector 3 chiều là không cần thiết vì tất cả các byte SOH của STM-0 đều có tên <chữ cái> <số>.

Hình 54 - Đánh số vị trí của các byte SOH trong khung STM-N

Nội dung của các byte SOH trong khung STM-0/1/4/16/64/256 được quy định trong các hình từ Hình 55 đến Hình 60.

Hình 55 - STM-0 SOH

CHÚ THÍCH - Tất cả các byte không được đánh dấu là được để dành sử dụng cho chuẩn hóa quốc tế trong tương lai (phụ thuộc vào môi trường truyền dẫn, cho mục đích của quốc gia và cho các mục đích sử dụng khác)

Hình 56 - STM-1 SOH

CHÚ THÍCH - Tất cả các byte không được đánh dấu là được để dành cho sử dụng cho chuẩn hóa quốc tế trong tương lai (phụ thuộc vào môi trường truyền dẫn, cho mục đích quốc gia và cho các mục đích sử dụng khác)

Hình 57 - STM-4 SOH

CHÚ THÍCH - Tất cả các byte không được đánh dấu là được để dành cho sử dụng cho chuẩn hóa quốc tế trong tương lai (phụ thuộc vào môi trường truyền dẫn, cho mục đích quốc gia và cho các mục đích sử dụng khác)

Hình 58 - STM-16 SOH

CHÚ THÍCH - Tất cả các byte không được đánh dấu là được để dành cho sử dụng cho chuẩn hóa quốc tế trong tương lai (phụ thuộc vào môi trường truyền dẫn, cho mục đích quốc gia và cho các mục đích sử dụng khác)

Hình 59 - STM-64 SOH

CHÚ THÍCH - Tất cả các byte không được đánh dấu là được để dành cho sử dụng cho chuẩn hóa quốc tế trong tương lai (phụ thuộc vào môi trường truyền dẫn, cho mục đích quốc gia và cho các mục đích sử dụng khác)

Hình 60 - STM-256 SOH

8.2.2 Mô tả các byte SOH

8.2.2.1 Đồng bộ khung: A1, A2

Có hai loại byte được định nghĩa cho đồng bộ khung:

- A1: 11110110

- A2: 00101000

Từ đồng bộ khung của khung STM-0 bao gồm một byte A1 và sau đó là một byte A2. Từ đồng bộ khung của khung STM-N (N=1, 4, 16, 64) bao gồm 3 x N byte A1 và sau đó là 3 x N byte A2. Từ đồng bộ khung của khung STM-256 bao gồm 64 byte A1 ở các vị trí từ S (1,3,193) [1,705] đến S (1,4,64) [1,832]. Các byte ở các vị trí S (1,1,1) [1,1] đến S (1,3,192) [1,704] và S (1,465) [833] đến S (1,9,256) [1,1536] được dành cho tương lai.

CHÚ THÍCH: Đối với các byte được dự trữ nằm trong hàng 1 của khung STM-256, lưu ý khi chọn mẫu để đảm bảo cung cấp đủ chuyển tiếp tín hiệu và không có sự mất cân bằng đáng kể nào về DC sau khi tín hiệu được trộn.

8.2.2.2 Truy vết đoạn trạm lặp: J0

Byte J0 nằm tại vị trí S (1,7,1) hoặc [1,6N+1] trong khung STM-N. Byte J0 được dùng để truy vết đoạn lặp. Byte này được sử dụng để phát lặp lại nhận dạng điểm truy nhập của đoạn để thiết bị thu có thể khẳng định rằng nó đang được kết nối liên tục đến thiết bị phát đã được định trước. Trong phạm vi mạng quốc gia, hoặc mạng của một nhà cung cấp, việc nhận dạng điểm truy nhập này có thể sử dụng hoặc bằng một byte đơn (chứa mã 0-255) hoặc sử dụng dạng nhận dạng điểm truy nhập như được định nghĩa trong điều 3/G.831. Tại các biên giới quốc tế, hoặc tại biên giới giữa các mạng của các nhà khai thác khác nhau, dạng định nghĩa trong điều 3/G.831 sẽ được sử dụng ngoại trừ khi các nhà khai thác có các thỏa thuận khác.

Khung 16 byte được dành cho việc truyền tải nhận dạng các điểm truy nhập, các nhận dạng này được định nghĩa trong điều 3/G.831. Byte đầu tiên của khung 16 byte là byte mào đầu và bao gồm cả kết quả tính toán CRC-7 của khung trước đó. 15 byte tiếp theo được sử dụng cho việc truyền tải 15 T.50 ký tự (bản chuẩn quốc tế) nhận dạng điểm truy nhập đoạn. Khung 16 byte được mô tả trên Bảng 6:

Bảng 6 - Khung 16-byte cho vết API

Để kết nối các thiết bị có sử dụng chức năng truy vết đoạn trạm lặp với các thiết bị cũ là các thiết bị chỉ có chức năng nhận dạng luồng STM (xem phần chú thích), thiết bị cũ phải có khả năng tạo ra mẫu "0000 0001" trong byte J0.

8.2.2.3 Các byte dự phòng (Z0)

Các byte này nằm ở các vị trí từ S (1,7,2) hoặc [1,6N+2] đến S (1,7,N) hoặc [1,7N] được dành cho chuẩn hóa quốc tế trong tương lai.

8.2.2.4 BIP-8: B1

Byte B1 được sử dụng cho việc giám sát lỗi của đoạn trạm lặp. Chức năng này là mã bit xen kẽ chẵn lẻ 8 (BIP-8) sử dụng tính chẵn. BIP-8 được tính toán trên toàn bộ khung STM-N trước đó sau khi trộn và được đặt trong byte B1 của khung hiện tại trước khi trộn (chi tiết quá trình trộn xem trong 5.5)

CHÚ THÍCH: Mã BIP-X được định nghĩa trong 3.13

8.2.2.5 Kênh nghiệp vụ: E1, E2

Hai byte E1 và E2 được sử dụng để cung cấp kênh nghiệp vụ cho việc thông tin thoại. E1 là một phần của RSOH và có thể được truy nhập tại trạm lặp. E2 là một phần của MSOH và có thể được truy nhập tại các thiết bị đầu cuối của đoạn ghép kênh.

8.2.2.6 Kênh người sử dụng E1

Byte E1 được dành cho các mục đích của người sử dụng (ví dụ: cung cấp các kết nối kênh thoại/dữ liệu tạm thời cho các mục đích bảo dưỡng đặc biệt)

8.2.2.7 Kênh thông tin số liệu RS (DCCR): D1-D3

Các byte D1, D2 và D3 được sử dụng để tạo thành kênh 192 kbit/s. Kênh này được sử dụng làm DCC của đoạn lặp.

8.2.2.8 Kênh thông tin số liệu MS (DCCM): D4-D12

Đối với STM-N (N=1, 4, 16, 64, 256), các byte từ D4 đến D12 được sử dụng để tạo thành DCC cho đoạn ghép kênh 576 kbit/s.

8.2.2.9 Kênh thông tin số liệu MS mở rộng (DCCMx): D13-D156

Đối với STM-256, các byte từ D13 đến D156 được sử dụng để tạo thành DCC cho đoạn ghép kênh mở rộng 9216 kbit/s.

- D13 đến D60 nằm ở các vị trí từ S (6,1,9) đến S (6,1,56).

- D61 đến D108 nằm ở các vị trí từ S (7,1,9) đến S (7,1,56).

- D109 đến D156 nằm ở các vị trí từ S (8,1,9) đến S (8,1,56).

8.2.2.10 BIP-N x 24: B2

Byte B2 được sử dụng cho chức năng giám sát lỗi đoạn ghép kênh. Chức năng này là mã kiểm tra chẵn lẻ Nx24 (BIP Nx24) sử dụng tính chẵn. BIP-Nx24 được tính toán trên tất cả các bit của khung STM-N trước đó trừ 3 hàng đầu tiên của SOH và được đặt trong byte B2 của khung hiện tại.

Đối với STM-0, N có giá trị là 1/3 tạo nên BIP-8.

8.2.2.11 Kênh chuyển mạch bảo vệ tự động (APS): K1, K2 (b1-b5)

Hai byte K1, K2 được sử dụng cho báo hiệu APS để bảo vệ đoạn ghép kênh. Đồng bộ bit cho các byte này và giao thức hướng bit được quy định trong khuyến nghị ITU-T G.841.

8.2.2.12 MS-RDI: K2 (b6-b8)

Chỉ thị từ xa sai hỏng đoạn ghép kênh (MS-RDI) được sử dụng để gửi lại cho phía thiết bị phát thông báo rằng thiết bị thu đã phát hiện trong luồng tín hiệu đến có sự cố hoặc thiết bị thu đã thu được tín hiệu MS-AIS. MS-RDI được tạo ra bằng cách chèn mã 110 ở các vị trí 6, 7 và 8 của byte K2 trước khi tín hiệu được trộn.

8.2.2.13 Trạng thái đồng bộ S1 (b5-b8)

Bit 5 đến bit 8 của byte S (9, 1, 1) hoặc [9, 1] được dành cho các bản tin trạng thái đồng bộ. Quy định về mẫu đồng bộ bit cho 4 mức đồng bộ được đưa ra trong Bảng 7. Ngoài ra còn có 2 mẫu đồng bộ bit khác: một mẫu chỉ ra rằng chất lượng là không xác định được, còn mẫu kia thì chỉ ra rằng không nên sử dụng đoạn này cho đồng bộ. Các mã còn lại được dành cho các mức chất lượng tín hiệu được định nghĩa bởi từng nhà khai thác mạng.

Bảng 7 - Các mẫu bit SSM

8.2.2.14 MS-REI: M0, M1

Đối với STM-N (N=0, 1, 4, 16), một byte (M1) được dành cho chỉ thị lỗi từ xa trong đoạn ghép kênh (MS-REI).

Đối với STM-N (N=64 và 256), hai byte (M0, M1) được dành cho chỉ thị lỗi từ xa trong đoạn ghép kênh (MS-REI).

CHÚ THÍCH 1: Việc kết nối các thiết bị có hỗ trợ MS-REI và các thiết bị không hỗ trợ MS-REI không thể thực hiện một cách tự động.

CHÚ THÍCH 2: Giao diện STM-64 của các thiết bị được thiết kế theo các phiên bản trước năm 2003 của khuyến nghị G.707 có thể chỉ hỗ trợ một byte M1 REI. Giao diện STM-64 của các thiết bị mới cũng có thể đặt cấu hình để chỉ cung cấp một byte M1 REI.

Với các mức tín hiệu STM-N, byte này truyền tải số các khối bit chèn bị lỗi (trong phạm vi [0, 255/65536] đã được phát hiện bởi BIP-24xN (B2). Đối với STM-0, số này dựa trên  BIP-8 trong  byte B2. Đối với tốc độ STM-16, giá trị này £ 255.

STM-0, tạo M1: Byte M1 được thiết lập để truyền tải số khối bit chèn bị lỗi đã được phát hiện bởi BIP-8 trong phạm vi [0,8].

STM-0, thông dịch M1: Giá trị của byte M1 được thông dịch như quy định trong Bảng 8

Bảng 8 - Ý nghĩa của M1 STM-0

STM-1, tạo M1: Byte M1 được thiết lập để truyền tải số khối bit chèn bị lỗi đã được phát hiện bởi BIP-24 trong phạm vi [0, 24].

STM-1, thông dịch M1: Giá trị của byte M1 được dịch như quy định trong Bảng 9

Bảng 9 - Ý nghĩa của M1 STM-1

STM-4, tạo M1: Byte M1 được thiết lập để truyền tải số khối bit chèn bị lỗi đã được phát hiện bởi BIP-96 trong phạm vi [0, 96].

STM-4, thông dịch M1: Giá trị của byte M1 được dịch như trong Bảng 10

Bảng 10 - Ý nghĩa của M1 STM-4

STM-16, tạo M1: Byte M1 được thiết lập để truyền tải số khối bit chèn bị lỗi đã được phát hiện bởi BIP-384 trong phạm vi [0, 255].

STM-16, thông dịch M1: Giá trị M được dịch như quy định trong Bảng 11.

Bảng 11 - Ý nghĩa của M1 STM-16

STM-64, tạo M0 và M1: Các byte M0 và M1 được thiết lập để truyền tải số khối bit chèn bị lỗi đã được phát hiện bởi BIP-1536 trong phạm vi [0,1536]. Bit 1 của M0 là bit có ý nghĩa lớn nhất và bit 8 của M1 là bit có ý nghĩa bé nhất. Nếu làm việc với các thiết bị cũ chỉ có một byte REI trong MI, giá trị truyền tải sẽ bị cắt ở 255 và được chèn vào M1.

STM-64, thông dịch M1 và M0: Giá trị trong byte M0 và M1 được dịch như trong. Nếu làm việc với các thiết bị cũ chỉ có một byte REI trong M1, giá trị của M1 được dịch như trong Bảng 12.

CHÚ THÍCH 3: Kết nối giữa các thiết bị không thể thực hiện một cách tự động mà phải đặt lại cấu hình bằng hệ thống quản lý

Bảng 12 - Ý nghĩa của M0 và M1 STM-64

Bảng 13 - Ý nghĩa M1 STM-64

STM-256, tạo M0 và M1: Các byte M0 và M1 sẽ được thiết lập để truyền tải số khối bit chèn bị lỗi đã được phát hiện bởi BIP-6144 trong phạm vi [0, 6144]. Bit 1 của M0 là bit có ý nghĩa lớn nhất và bit 8 của M1 là bit có ý nghĩa bé nhất.

STM-256, thông dịch M1 và M0: Giá trị trong byte M0 và M1 được dịch như trong Bảng 14.

Bảng 14 - Ý nghĩa của M0 và M1 trong STM-256

8.2.2.15 Các byte phụ thuộc vào môi trường truyền dẫn

Các byte 6N nằm ở các vị trí S (2,2,X) hoặc [2,N+X], S (2,3,X) hoặc [2,2N+X], S (2,5,X) hoặc [2,4N+X], S (3,2,X) hoặc [3,N+X], S (3,3,X) hoặc [3,2N+X], S(3,5,X) hoặc [3,4N+X] với X=1…N, được để dành cho các ứng dụng phụ thuộc vào môi trường truyền dẫn.

Định nghĩa các byte này không phụ thuộc phạm vi của tiêu chuẩn này.

CHÚ THÍCH: Với SDH vô tuyến, các byte này được định nghĩa trong khuyến nghị ITU-R F.750.

8.2.3 Giao diện chức năng SDH rút gọn

Đối với một số ứng dụng (ví dụ giao diện nội đài), có thể sử dụng giao diện với chức năng SOH rút gọn. Các byte SOH được sử dụng cho giao diện này được quy định trong Bảng 15.

Bảng 15 - Giao diện với các chức năng SOH rút gọn

8.2.4 Sửa lỗi trước: P1, Q1

Đối với STM-16, STM-64 và STM-256, các byte P1 và Q1 được dành cho chức năng sửa lỗi trước (FEC) tùy chọn. Chức năng FEC và chi tiết việc sử dụng các byte P1, Q1 cho STM-64 và STM-256 được quy định trong phụ lục A.

CHÚ THÍCH: Chức năng và tính trong suốt của trạm lặp được quy định trong điều A4

8.3 Mô tả POH

8.3.1 VC-4-Xc/VC-4/VC-3 POH

VC-4-Xc POH nằm ở cột đầu tiên trong cấu trúc 9 hàng X x 261 cột của VC-4-Xc.

VC-4 POH nằm ở cột đầu tiên trong cấu trúc 9 hàng 261 cột của VC-4.

VC-3 POH nằm ở cột đầu tiên trong cấu trúc 9 hàng 85 cột của VC-3.

VC-4-Xc/VC-4/VC-3 POH gồm 9 byte có tên J1, B3, C2, G1, F2, H4, F3, K3 và N1. Các byte này được phân loại như sau:

- Các byte hoặc bit sử dụng cho thông tin điểm cuối - điểm cuối với chức năng tải tin độc lập: J1, B3, C2, G1, K3 (b1-b4)

- Các byte tải tin đặc biệt: H4, F2, F3

- Các bit dành cho chuẩn quốc tế trong tương lai: K3 (b5-b8)

- Các byte có thể được ghi đè lên trong phạm vi của nhà khai thác mạng (không ảnh hưởng đến chức năng giám sát chất lượng đầu cuối - đầu cuối của byte B3): N1

CHÚ THÍCH: Thông tin phụ thuộc vào tải tin và không phụ thuộc vào tải trao đổi được với nhau thông qua các cách mã hóa khác trong byte C2 và trong các bit từ 5 đến 7 của byte G1.

8.3.1.1 Truy vết luồng: J1

Đây là byte đầu tiên trong container ảo. Vị trí của nó được xác định bởi con trỏ AU-n (n=3,4) hoặc con trỏ TU-3. Byte này được sử dụng để truyền một cách lặp đi lặp lại thông tin về điểm truy nhập. Khung 16 byte được sử dụng cho việc truyền dẫn này. Khung này cũng giống như khung 16 byte được định nghĩa trong 8.2.2.2 đối với byte J0. Tại biên giới quốc tế hoặc tại biên giới giữa các mạng của các nhà khai thác khác nhau sẽ sử dụng dạng được định nghĩa trong điều 3/G.831 hoặc trừ khi có một sự thỏa thuận nào khác giữa các nhà khai thác. Trong mạng quốc gia hoặc trong phạm vi mạng của một nhà cung cấp, có thể sử dụng khung 64 byte cho việc truyền dẫn thông tin về nhận dạng điểm truy nhập này.

8.3.1.2 BIP-8 luồng: B3

Trong mỗi VC-4-Xc/VC-4/VC-3, byte B3 được sử dụng cho chức năng giám sát lỗi luồng. Chức năng này sẽ là mã BIP-8 sử dụng tính chẵn. BIP-8 luồng được tính toán trên tất cả các bit của VC-4-Xc/VC-4/VC-3 trước đó. Kết quả tính BIP-8 được đặt trong byte B3 của VC-4-Xc/VC-4/VC-3 hiện tại.

8.3.1.3 Nhãn tín hiệu: C2

Byte C2 được sử dụng để cung cấp thông tin về thành phần hoặc trạng thái bảo dưỡng của VC-4-Xc/VC-4/VC-3. Trên bảng 16 là mã Hex cho các byte này.

Bảng 16 - Mã hóa byte C2

8.3.1.4 Trạng thái luồng: G1

Byte G1 được sử dụng để truyền thông tin về trạng thái và chất lượng của luồng về nguồn kết cuối vết VC-4-Xc/VC-4/VC-3 khi bị phát hiện bởi nơi thu nhận kết cuối vết. Đặc tính này cho phép giám sát trạng thái và chất lượng của vết song công tại cả hai đầu hoặc tại bất kỳ điểm nào dọc theo vết. Phân bổ các bit trong G1 được quy định trên Hình 61.

Hình 61 - Trạng thái luồng VC-4-Xc/VC-4/VC-3 (G1)

Các bit từ 1 đến 4 truyền tải số lượng khối các bit chèn được phát hiện bị lỗi bởi nơi thu nhận kết cuối trail sử dụng mã BIP-8 luồng (B3). Số này có 9 giá trị hợp lệ, từ 0-8 lỗi. 7 giá trị còn lại sẽ được thông dịch là không có lỗi.

Bit 5 được thiết lập về giá trị "1" để chỉ ra rằng có chỉ thị sai hỏng từ xa (RDI) trong luồng VC-4-Xc/VC-4/VC-3 được gửi trở lại nguồn kết cuối vết trong cả 2 trường hợp có sự cố ở tín hiệu trail hoặc tín hiệu server AU-4-Xc/AU-4/AU-3 hoặc TU-3 được phát hiện bởi nơi thu nhận kết cuối trail. RDI không chỉ ra các sai hỏng trong phần tương thích hoặc phần tải tin. Các sai hỏng trong phần kết nối hoặc tại server được chỉ thị bởi RDI (chi tiết xem trong G.783).

Các bit 6 và bit 7 được sử dụng tùy chọn. Nếu tùy chọn này không được sử dụng, các bit này sẽ được thiết lập về 00 hoặc 11. Bộ thu sẽ bỏ qua nội dung của các bit này.

Bit 8 được dành cho việc sử dụng trong tương lai và giá trị của bit này chưa được định nghĩa. Bộ thu sẽ bỏ qua nội dung của bit này.

CHÚ THÍCH - Các thiết bị tương thích với phiên bản năm 1993 của khuyến nghị ITU-T I.432.x có thể sử dụng bit 5 của G1 để chỉ thị từ xa LDC.

8.3.1.5 Các kênh dành cho người sử dụng luồng: F2, F3

Các byte F2, F3 được dành cho việc truyền tải thông tin người sử dụng giữa các phần tử luồng. Các byte này phụ thuộc vào tải tin.

Để ánh xạ tín hiệu DQDB vào trong VC-4, 2 octet này được sử dụng để tải các octet thông tin quản lý lớp DQDB (M1 và M2) [1]

8.3.1.6 Chỉ thị vị trí và thứ tự liên kết: H4

Byte H4 được sử dụng để cung cấp chỉ thị đa khung, chỉ thị về trình tự cho việc liên kết ảo các VC-3/VC-4 và chỉ thị về vị trí của tải tin.

Để ánh xạ DQDB vào trong VC-4, byte H4 mang thông tin về ranh giới giữa các khe thời gian và tín hiệu trạng thái tuyến (link status signal - LSS). Các bit 1 và 2 được sử dụng cho mã LSS [1]. Các bit từ 3 đến 8 tạo nên chỉ thị về độ bù khe thời gian. Chỉ thị độ bù khe thời gian sẽ chứa số nhị phân chỉ ra độ bù (tính theo octet) giữa octet H4 đường bao của khe thời gian đầu tiên tiếp theo octet H4. Dải hợp lệ của chỉ thị độ bù khe thời gian là nằm trong phạm vi từ 0 đến 52. Nếu giá trị thu được nằm trong phạm vi từ 53 đến 63 sẽ được hiểu là tình trạng bị lỗi.

8.3.1.7 Kênh chuyển mạch bảo vệ tự động (APS)

Các bit này được dành cho báo hiệu APS để bảo vệ tại mức luồng VC-3/VC-4.

8.3.1.8 Byte nhà khai thác mạng: N1

Byte này dành cho chức năng giám sát kết nối chuyển tiếp (TCM). Chi tiết liên quan đến 2 khả năng có thể thực hiện được của các chức năng HO-TCM được quy định trong phụ lục C và D.

8.3.1.9 Tuyến số liệu K3 (b7-b8)

Bit 7 và 8 của byte K3 được dành cho tuyến dữ liệu luồng bậc cao. Các ứng dụng và giao thức của tuyến không thuộc phạm vi của tiêu chuẩn này.

8.3.1.10 Các bit dự phòng: K3 (b5-b6)

Các bit này được dành cho tương lai và hiện tại chưa có giá trị xác định. Bộ thu sẽ bỏ qua nội dung của các bit này.

8.3.2  VC-2, VC-12 và VC-11 POH

Các byte V5, J2, N2 và K4 được dành cho VC-2, VC-12 và VC-11 POH. Byte V5 là byte đầu tiên của đa khung và vị trí của nó được xác định bởi con trỏ TU-2, TU-12 hoặc TU-11. Vị trí của các byte này trong đa khung được quy định trong Hình 49.

CHÚ THÍCH: Thông tin độc lập/phụ thuộc tải tin được trao đổi với nhau bằng các mã khác nhau trong các bit từ 5 đến 7 của byte V5 và các bit từ 5 đến 7 của byte K4.

8.3.2.1 Byte V5

Byte V5 cung cấp chức năng kiểm tra lỗi, nhãn tín hiệu và trạng thái luồng của các luồng VC-2, VC-12 và VC-11. Chức năng của các bit trong byte V5 được quy định trên Hình 62

Hình 62 - VC-2, VC-12 và VC-11 POH V5

Các bit 1 và 2 được sử dụng cho việc giám sát chất lượng. Bit 1 được thiết lập sao cho tính chẵn lẻ của tất cả các bit có số lẻ (1, 3, 5 và 7) trong tất cả các byte trong các VC-2, VC-12 hoặc VC-11 trước đó là chẵn và bit 2 được thiết lập tương tự đối với các bit chẵn (2, 4, 6 và 8).

Lưu ý rằng, việc tính toán BIP-2 sẽ bao gồm cả VC-2, VC-12 hoặc VC-11 POH nhưng không bao gồm các byte V1, V2, V3 (chỉ trừ khi các byte này được sử dụng cho chèn âm thì mới được tính) và V4.

Bit 3 là REI của luồng VC-2, VC-12 và VC-11. Bit này được thiết lập về giá trị "1" và được gửi trở lại nơi tạo ra luồng VC-2, VC-12 hoặc VC-11 khi có 1 hoặc nhiều hơn 1 lỗi được BIP-2 phát hiện. Trong các trường hợp còn lại, bit này được thiết lập ở giá trị "0".

Bit 4 là RFI của luồng đồng bộ byte VC-11. Bit này được thiết lập về giá trị 0 nếu có sự cố được phát hiện, và được thiết lập về "1" trong trường hợp còn lại. RFI luồng VC-11 được gửi trở lại nơi kết cuối VC-11. Việc sử dụng và nội dung của các bit này không được định nghĩa cho VC-2 và VC-12.

CHÚ THÍCH: Sự cố là sai hỏng tồn tại trong khoảng thời gian vượt quá giới hạn cho phép được thiết lập cho cơ chế bảo vệ hệ thống truyền dẫn.

Các bit từ 5 đến 7 cung cấp thông tin về nhãn tín hiệu của VC-2, VC-12 và VC-11. Với 3 bit này có thể tạo được 8 giá trị nhị phân:

- Giá trị 000 chỉ ra rằng: không cung cấp luồng hoặc giám sát luồng VC-2, VC-12 hoặc VC-11.

- Giá trị 0001 được sử dụng trong các thế hệ thiết bị cũ để chỉ ra rằng cung cấp luồng VC-2, VC-12 hoặc VC-11 với tải tin không đặc biệt.

- Các giá trị khác được sử dụng trong các thế hệ thiết bị mới để chỉ ra các kiểu ánh xạ của tín hiệu như trên Bảng 17.

- Giá trị 101 chỉ ra rằng việc ánh xạ các VC-2, VC-12 hoặc VC-11 được thực hiện bởi nhãn tín hiệu mở rộng như mô tả trong 8.3.2.4.

- Khi nhận được bất kỳ giá trị nào khác 000 thì đều có nghĩa là cung cấp luồng VC-2, VC-12 hoặc VC-11.

Bảng 17 - Mã hóa tín hiệu VC-2, VC-12 và VC-11 V5

Bit 8 được thiết lập về 1 để thông báo có RDI với luồng VC-2, VC-12 hoặc VC-11, trong trường hợp còn lại, giá trị này được thiết lập về 0. RDI luồng VC-2, VC-12 hoặc VC-11 được gửi ngược trở lại nguồn kết cuối trail nếu có sự cố hoặc của tín hiệu server hoặc của tín hiệu trail TU-2, TU-12 hoặc TU-12 được phát hiện bởi nơi thu nhận kết cuối trail. RDI không chỉ thị từ xa các sai hỏng của phần tải tin. Các sai hỏng trong kết nối và server được chỉ thị bởi RDI. Chi tiết hơn về vấn đề này xem trong khuyến nghị IUT-T G.783.

8.3.2.2 Truy vết luồng: J2

J2 là byte đầu tiên trong container ảo. Vị trí của nó được xác định bởi con trỏ AU-n (n=3, 4) hoặc con trỏ TU-3. Byte này được sử dụng để truyền một cách lặp đi lặp lại thông tin về điểm truy nhập. Khung 16 byte được sử dụng cho việc truyền dẫn này. Khung này cũng giống như khung 16 byte được định nghĩa trong 9.2.2.2 đối với byte J0. Tại biên giới quốc tế hoặc biên giới giữa các mạng của các nhà khai thác khác nhau sẽ sử dụng dạng được định nghĩa trong điều 3/G.831 hoặc trừ khi có một sự thỏa thuận nào khác giữa các nhà khai thác. Trong mạng quốc gia hoặc trong phạm vi mạng của một nhà cung cấp, có thể sử dụng khung 64 byte cho việc truyền dẫn thông tin về nhận dạng điểm truy nhập này.

CHÚ THÍCH - Các thiết bị được chế tạo trước khi phiên bản năm 1993 của khuyến nghị ITU-T G.709 ra đời có thể không có chức năng này.

8.3.2.3 Byte nhà khai thác mạng: N2

Byte N2 được sử dụng để cung cấp chức năng giám sát kết nối chuyển tiếp (TCM). Chi tiết liên quan đến việc thực hiện LO-TCM được quy định trong phụ lục E.

8.3.2.4 Nhãn tín hiệu mở rộng K4 (b1)

Bit b1 của K4 được sử dụng cho nhãn tín hiệu mở rộng. Nếu nhãn tín hiệu trong các bit từ 5 đến 7 của V5 là 101, nội dung của nhãn tín hiệu mở rộng sẽ là hợp lệ và được mô tả như dưới đây. Với tất cả các giá trị khác của bit 5 đến bit 7 trong byte V5, bit nhãn tín hiệu mở rộng là không xác định và bộ thu sẽ bỏ qua.

Bit chứa đa khung gồm 32 khung như minh họa trên Hình 63. Tín hiệu đồng bộ đa khung MFAS là "0111 1111 110". Nhãn tín hiệu mở rộng được chứa trong các bit từ 12 đến 19. Đa khung ở vị trí 20 phải chứa giá trị "0". 12 bit còn lại được dành cho việc chuẩn hóa trong tương lai phải được thiết lập về "0" và sẽ bị bộ thu bỏ qua.

CHÚ THÍCH 1 - Đa khung liên kết ảo trong bit 2 của K4 sử dụng MFAS của bit này. Điều này có nghĩa rằng, chức năng liên kết ảo cần phải xem xét bit này mà không cần phải khẳng định rằng nhãn tín hiệu V5 là 101.

CHÚ THÍCH 2 - Nếu sau này, khi tất cả các bit dành cho tương lai đều được sử dụng, phải lưu ý để không có trường hợp chuỗi có tất cả chín bit là "1" xảy ra (vì khi đó sẽ mất MFAS)

Mã của nhãn tín hiệu được quy định trong Bảng 18. Các nhãn tín hiệu trong Bảng 17 cho dải từ "0" đến "7" và các nhãn tín hiệu trong Bảng 18 là cho dải từ "08" đến "FF". Hai bảng này sẽ tạo nên nhãn tín hiệu của VC-11/VC-12/VC-2 trong dải từ "00" đến "FF".

CHÚ THÍCH 3 - Nhãn tín hiệu "5" được chỉ thị khi thiết bị không hỗ trợ nhãn tín hiệu mở rộng thu được nhãn tín hiệu mở rộng.

CHÚ THÍCH 4 - Để liên kết với các thiết bị sử dụng ánh xạ ATM trong 10.2.5, có thể sẽ phải chấp nhận tín hiệu V5 có giá trị là "5" mà không cần đa khung bit 1 của K4 được cung cấp.

Bit số

MFAS Bit đồng bộ đa khung

0 Zero

R Bit dự trữ

Hình 63 - Đa khung của bit b1 trong byte K4

Bảng 18 - Mã hóa byte nhãn tín hiệu mở rộng của VC-11/VC-12/VC-2

8.3.2.5 Liên kết ảo bậc thấp K4 (b2)

Bit b2 trong K4 được sử dụng cho chuỗi kết chuỗi ảo bậc thấp. Bit được tạo thành đa khung gồm có 32 khung và tạo nên chuỗi bit gồm có 32 bit. Chức năng này được mô tả trong 11.4.

8.3.2.6 Kênh chuyển mạch bảo vệ tự động (APS)

Các bit này được sử dụng cho báo hiệu APS để bảo vệ các mức luồng bậc thấp. Chức năng này hiện vẫn đang tiếp tục được nghiên cứu.

8.3.2.7 Các bit dự trữ: K4 (b5-b7)

Các bit từ 5 đến 7 của K4 được sử dụng một cách tùy chọn. Nếu tùy chọn này không được sử dụng, các bit này sẽ được thiết lập về "0000" hoặc "111". Bộ thu phải có khả năng bỏ qua nội dung của các bit này.

8.3.2.8 Tuyến số liệu: K4 (b8)

Bit 8 của K4 được dành cho việc tạo nên một tuyến số liệu cho luồng bậc thấp. Ứng dụng và các giao thức của tuyến này không nằm trong phạm vi của tiêu chuẩn này.

9. Yêu cầu kỹ thuật cho Ánh xạ các tín hiệu nhánh vào VC-n/VC-m

9.1 Ánh xạ các tín hiệu loại G.702

Có thể thực hiện thích ứng các tín hiệu nhánh đồng bộ và cận đồng bộ đã định nghĩa trong khuyến nghị ITU-T G.702.

Hình 64 mô tả các kích cỡ và định dạng của TU-11, TU-12 và TU-2.

CHÚ THÍCH - Các byte con trỏ đơn vị nhánh (V1-V4) nằm trong byte 1 (sử dụng một đa khung 4 khung)

Hình 64 - Các kích cỡ và định dạng của TU-11, TU-12 và TU-2

9.1.1 Ánh xạ vào VC-4

9.1.1.1 Ánh xạ cận đồng bộ tín hiệu 139 264 kbit/s

Một tín hiệu 139 264 kbit/s có thể được ánh xạ vào một VC-4 của một khung STM-1 theo như mô tả trong các Hình 65 và Hình 66.

VC-4 bao gồm một mào đầu luồng (POH) gồm 9-byte (1 cột) và một cấu trúc tải tin gồm 9 hàng với 260 cột như mô tả trong Hình 65.

Hình 65 - Ghép VC-4 vào STM-1 và cấu trúc khối của VC-4 dành cho ánh xạ cận đồng bộ tín hiệu 139 264 kbit/s

Tải tin này có thể được sử dụng để mang một tín hiệu 139 264 kbit/s:

- Mỗi hàng trong số 9 hàng đó được chia thành 20 khối, mỗi khối gồm 13 byte (Hình 65).

- Trong mỗi hàng đều có 1 bit cơ hội hiệu chỉnh (S) và 5 bit điều khiển hiệu chỉnh (C) (Hình 66).

- Byte đầu tiên của mỗi khối bao gồm:

· 8 bit dữ liệu (D) (byte W); hoặc

· 8 bit chèn cố định (R) (byte Y); hoặc

· 1 bit điều khiển hiệu chỉnh (C), 5 bit chèn cố định (R) và 2 bit mào đầu (O) (byte X); hoặc

· 6 bit dữ liệu (D), 1 bit cơ hội hiệu chỉnh (S) và một bit chèn cố định (R) (byte Z).

- 12 byte cuối cùng của mỗi khối là các bit dữ liệu (D).

Chuỗi tất cả các byte này được mô tả trong Hình 66.

CHÚ THÍCH: Hình này mô tả một hàng trong cấu trúc VC-4 gồm 9 hàng

Hình 66 - Ánh xạ cận đồng bộ tín hiệu nhánh 139 264 kbit/s vào VC-4

Các bit mào đầu (O) được dành sẵn cho các mục đích trao đổi thông tin mào đầu sau này.

Bộ 5 bit điều khiển đồng chỉnh (C) trong mỗi hàng được sử dụng để điều khiển bit cơ hội hiệu chỉnh tương ứng (S). Nếu CCCCC = 00000 sẽ cho thấy rằng bit S là một bit thông tin, còn CCCCC = 11111 cho thấy rằng bit S là một bit hiệu chỉnh.

Phương pháp lựa chọn theo đa số sẽ có thể được sử dụng để quyết định thực hiện hiệu chỉnh bộ giải đồng bộ nhằm ngăn ngừa việc xảy ra các lỗi bit đơn và kép trong các bit C.

Giá trị chứa trong bit S. nếu bit  này được sử dụng như bit đồng chỉnh, hiện chưa được định nghĩa. Bộ thu được yêu cầu không quan tâm đến giá trị chứa trong bit này nếu bit này được sử dụng với vai trò là bit hiệu chỉnh.

9.1.2 Ánh xạ vào VC-3

9.1.2.1 Ánh xạ cận đồng bộ tín hiệu 44 736 kbit/s

Một tín hiệu 44 736 kbit/s có thể được ánh xạ vào một VC-3 như mô tả trong Hình 67.

C Bit điều khiển hiệu chỉnh

D Bit dữ liệu

O Bit mào đầu

R Bit chèn cố định

S Bit cơ hội hiệu chỉnh

Hình 67 - Ánh xạ cận đồng bộ tín hiệu nhánh 44 736 kbit/s vào VC-3

VC-3 gồm 9 khung con, mỗi khung dài 125 ms. Mỗi khung con gồm một byte VC-3 POH, 621 bit dữ liệu, một bộ 5 bit điều khiển hiệu chỉnh, một bit cơ hội hiệu chỉnh và 2 bit kênh trao đổi thông tin mào đầu. Các bit còn lại là các bit chèn cố định (R). Các bit O được dành sẵn cho các mục đích trao đổi thông tin mào đầu sau này.

Bộ 5 bit điều khiển hiệu chỉnh được sử dụng để điều khiển bit cơ hội hiệu chỉnh (S). Khi CCCCC = 00000 sẽ cho thấy rằng bit S là một bit dữ liệu, còn CCCCC = 11111 cho thấy rằng bit S là một bit hiệu chỉnh. Phương pháp lựa chọn theo đa số sẽ có thể được sử dụng để quyết định thực hiện hiệu chỉnh bộ giải đồng bộ nhằm ngăn ngừa việc xảy ra các lỗi bit đơn và kép trong các bit C.

Giá trị chứa trong bit S, khi bit này được sử dụng như bit hiệu chỉnh, hiện chưa được định nghĩa. Bộ thu được yêu cầu không quan tâm đến giá trị chứa trong bit này nếu bit này được sử dụng với vai trò là bit hiệu chỉnh.

9.1.2.2 Ánh xạ cận đồng bộ tín hiệu 34 368 kbit/s

Một tín hiệu 34 368 kbit/s có thể được ánh xạ vào một VC-3 như mô tả trong Hình 68.

C Bit điều khiển hiệu chỉnh

D Bit dữ liệu

O Bit mào đầu

R Bit chèn cố định

S Bit cơ hội hiệu chỉnh

Hình 68 - Ánh xạ cận đồng bộ tín hiệu nhánh 34 368 kbit/s vào VC-3

Ngoài VC-3 POH,  VC-3 còn chứa cả phần tải tin gồm 9 x 84 byte, mỗi byte dài 125 ms. Phần tải tin này được chia thành 3 khung con, mỗi khung con bao gồm:

- 1431 bit dữ liệu (D);

- 2 bộ 5 bit điều khiển hiệu chỉnh (C₁, C₂);

- 2 bit cơ hội hiệu chỉnh (S₁, S₂);

- 573 bit chèn cố định (R).

2 bộ 5 bit điều khiển hiệu chỉnh C₁ và C₂ tương ứng được sử dụng để điều khiển 2 bit cơ hội hiệu chỉnh S₁ và S₂.

Khi C₁C₁C₁C₁C₁ = 00000 sẽ cho thấy rằng S₁ là một bit dữ liệu còn C₁C₁C₁C₁C₁ = 11111 cho thấy rằng S₁ là một bit hiệu chỉnh. Các bit C₂ điều khiển S₂ cũng theo cách như vậy. Phương pháp lựa chọn theo đa số sẽ có thể được sử dụng để quyết định thực hiện hiệu chỉnh bộ giải đồng bộ nhằm ngăn ngừa việc xảy ra các lỗi bit đơn và kép trong các bit C.

Giá trị chứa trong S₁ và S₂, khi chúng là các bit hiệu chỉnh, hiện chưa được định nghĩa. Bộ thu được yêu cầu không quan tâm đến giá trị chứa trong bit này nếu bit này được sử dụng với vai trò là bit hiệu chỉnh.

CHÚ THÍCH - Có thể sử dụng các ánh xạ giống như vậy đối với tín hiệu 34 368 kbit/s đồng bộ theo bit hoặc byte. Trong các trường hợp này, bit S­₁ sẽ là bit chèn cố định và bit S₂ là một bit dữ liệu. Bằng cách đặt các bit C1 là 1 và các bit C2 là 0, việc ánh xạ đồng bộ và cận đồng bộ tín hiệu 34 368 kbit/s có thể sử dụng giải đồng bộ thông thường.

9.1.3 Ánh xạ vào VC-2

9.1.3.1 Ánh xạ cận đồng bộ tín hiệu 6312 kbit/s

Một tín hiệu 6312 kbit/s có thể được ánh xạ vào một VC-2. Hình 69 mô tả quá trình ánh xạ này trên một chu kỳ 500 ms.

C Bit điều khiển hiệu chỉnh

D Bit dữ liệu

O Bit mào đầu

R Bit chèn cố định

S Bit cơ hội hiệu chỉnh

Hình 69 - Ánh xạ cận đồng bộ tín hiệu nhánh 6312 kbit/s

Bên cạnh VC-2 POH, VC-2 còn gồm 3152 bit dữ liệu, 24 bit điều khiển hiệu chỉnh, 8 bit cơ hội hiệu chỉnh và 32 bit kênh trao đổi thông tin mào đầu. Phần còn lại là các bit chèn cố định (R). Các bit O được dành sẵn cho các mục đích trao đổi thông tin mào đầu sau này.

Hai bộ (C₁, C₂), mỗi bộ gồm 3 bit điều khiển hiệu chỉnh, được tương ứng sử dụng để điều khiển 2 bit cơ hội hiệu chỉnh S₁ và S₂.

Khi C₁C₁C₁ = 000 sẽ cho thấy rằng S₁ là một bit dữ liệu, còn C₁C₁C₁ = 111 cho thấy rằng S₁ là một bit hiệu chỉnh.

Các bit C₂ điều khiển S₂ cũng theo cách như vậy. Phương pháp lựa chọn theo đa số sẽ có thể được sử dụng để quyết định thực hiện hiệu chỉnh bộ giải đồng bộ nhằm ngăn ngừa việc xảy ra các lỗi bit đơn và kép trong các bit C.

Giá trị chứa trong S1 và S2, khi chúng là các bit hiệu chỉnh, chưa được xác định. Bộ thu được yêu cầu không quan tâm đến giá trị chứa trong bit này nếu bit này được sử dụng với vai trò là bit hiệu chỉnh.

9.1.3.2 Ánh xạ đồng bộ tín hiệu 6312 kbit/s

Ánh xạ đồng bộ các tín hiệu nhánh 6312 kbit/s được mô tả trong Hình 70.

Lưu ý rằng bộ giải đồng bộ thông thường có thể được sử dụng cho cả ánh xạ đồng bộ bit và cận đồng bộ.

D Bit dữ liệu

O Bit mào đầu

R Bit chèn cố định

Hình 70 - Ánh xạ đồng bộ bit tín hiệu nhánh 6312 kbit/s

9.1.4 Ánh xạ vào VC-12

LƯU Ý - Tham khảo phần 9/G.803 đối với chỉ tiêu lựa chọn khuyến nghị khi lựa chọn ánh xạ tốc độ cơ sở.

9.1.4.1 Ánh xạ cận đồng bộ tín hiệu 2048 kbit/s

Một tín hiệu 2048 kbit/s có thể được ánh xạ vào một VC-12. Hình 71 mô tả quá trình này trên chu kỳ 500 ms.

C Bit điều khiển hiệu chỉnh

D Bit dữ liệu

O Bit mào đầu

R Bit chèn cố định

S Bit cơ hội hiệu chỉnh

Hình 71 - Ánh xạ cận đồng bộ tín hiệu nhánh 2048 kbit/s

Bên cạnh VC-POH, VC-12 còn gồm 1023 bit dữ liệu, 6 bit điều khiển hiệu chỉnh, 2 bit cơ hội hiệu chỉnh và 8 bit kênh trao đổi thông tin mào đầu. Phần còn lại là các bit chèn cố định (R). Các bit O được dành sẵn cho các mục đích trao đổi thông tin mào đầu sau này.

Hai bộ (C1, C2) mỗi bộ gồm 3 bit điều khiển hiệu chỉnh tương ứng được sử dụng để điều khiển 2 bit cơ hội hiệu chỉnh S1 và S2. Khi C1C1C1 =  000 sẽ cho thấy rằng S1 là một bit dữ liệu, còn C1C1C1 = 111 cho thấy rằng S1 là một bit hiệu chỉnh. C2 điều khiển S2 cũng theo cách như vậy. Phương pháp lựa chọn theo đa số sẽ có thể được sử dụng để quyết định thực hiện hiệu chỉnh bộ giải đồng bộ nhằm ngăn ngừa việc xảy ra các lỗi bit đơn và kép trong các bit C.

Giá trị chứa trong S1 và S2, khi chúng là các bit hiệu chỉnh, hiện chưa được định nghĩa. Bộ thu được yêu cầu không quan tâm đến giá trị chứa trong bit này nếu bit này được sử dụng với vai trò là bit hiệu chỉnh.

9.1.4.2 Ánh xạ đồng bộ tín hiệu 2048 kbit/s

Hình 72 mô tả việc ánh xạ đồng bộ byte đối với các tín hiệu nhánh 2048 kbit/s tuân theo G.704, ví dụ, báo hiệu kênh chung (CCS) hoặc báo hiệu kênh liên kết (CAS).

R Byte chèn cố định

Hình 72 - Ánh xạ đồng bộ byte tín hiệu nhánh 2048 kbit/s

(30 kênh có báo hiệu kênh chung hoặc báo hiệu kênh liên kết)

9.1.4.3 Ánh xạ đồng bộ byte tín hiệu 31 x 64 kbit/s

Ánh xạ đồng bộ byte các tín hiệu nhánh 31 x 64 kbit/s được mô tả trong Hình 73

R Byte chèn cố định

CHÚ THÍCH : Việc chèn 1 khe thời gian số 0 theo ITU-T G.704 sẽ cho sắp xếp 2048 kbit/s

Hình 73 - Ánh xạ đồng bộ byte tín hiệu 31 x 64 kbit/s

9.1.5 Ánh xạ vào VC-11

Các cấu trúc ánh xạ khác nhau đã được định nghĩa cho truyền tải các tín hiệu khác 1544 kbit/s và 64 kbit/s. Để hỗ trợ truyền tải tín hiệu 1544 kbit/s qua các mạng SDH và PDH, quy tắc cho kết nối các ánh xạ VC-11 sẽ là sử dụng ánh xạ cận đồng bộ tín hiệu 1544 kbit/s trừ các trường hợp khác khi có sự đồng thuận của các nhà khai thác cung cấp dịch vụ truyền tải. Quy tắc kết nối SDH này không làm thay đổi các khuyến nghị về ánh xạ trong ITU-T G.803. Xem phần 9/G.803 để biết thêm các thông tin về chỉ tiêu lựa chọn và việc chọn lựa các ánh xạ tốc độ cơ sở.

9.1.5.1 Ánh xạ cận đồng bộ tín hiệu 1544 kbit/s

Một tín hiệu 1544 kbit/s có thể được ánh xạ vào một VC-11. Hình 74 mô tả quá trình này trên một chu kỳ 500 ms.

Hình 74 - Ánh xạ cận đồng bộ tín hiệu nhánh 1544 kbit/s

Bên cạnh VC-11 POH, VC-11 còn gồm 771 bit dữ liệu, 6 bit điều khiển hiệu chỉnh, 2 bit cơ hội hiệu chỉnh và 8 bit kênh trao đổi thông tin màu đầu. Phần còn lại là các bit chèn cố định (R). Các bit O được dành sẵn cho các mục đích trao đổi thông tin sau này.

Hai bộ (C₁, C₂), mỗi bộ gồm 3 bit điều khiển hiệu chỉnh, tương ứng được sử dụng để điều khiển 2 bit cơ hội hiệu chỉnh S₁ và S₂.

Khi C­₁C­₁C­₁ = 000 sẽ cho thấy rằng S₁­ là một bit dữ liệu, còn C­₁C­₁C­₁ = 111 cho thấy rằng S­₁ là một bit hiệu chỉnh.

C₂ điều khiển S₂ cũng theo cách như vậy. Phương pháp lựa chọn theo đa số sẽ có thể được sử dụng để quyết định thực hiện hiệu chỉnh bộ giải đồng bộ nhằm ngăn ngừa việc xảy ra các lỗi bit đơn và kép trong các bit C.

Giá trị chứa trong S1 và S2, khi chúng là các bit hiệu chỉnh, hiện chưa được định nghĩa. Bộ thu được yêu cầu không quan tâm đến giá trị chứa trong bit này nếu bit này được sử dụng với vai trò là bit hiệu chỉnh.

9.1.5.2 Ánh xạ đồng bộ bit tín hiệu 1544 kbit/s

Ánh xạ đồng bộ bit các tín hiệu nhánh 1544 kbit/s được mô tả trong Hình 75.

Lưu ý rằng một bộ giải đồng bộ thông thường có thể được sử dụng cho ánh xạ đồng bộ bit và cận đồng bộ.

Hình 75 - Ánh xạ đồng bộ bit tín hiệu nhánh 1544 kbit/s

9.1.5.3 Ánh xạ đồng bộ byte tín hiệu 1544 kbit/s

Ánh xạ đồng bộ byte các tín hiệu nhánh 1544 kbit/s được mô tả trong Hình 76.

Hình 76 - Ánh xạ đồng bộ byte tín hiệu 1544 kbit/s

Các bit S₁, S₂, S₃ và S₄ chứa thông tin báo hiệu cho các kênh 24 ‰ 64 kbit/s. Bit F chứa bit khung 1544 kbit/s. Pha của các bit báo hiệu và bit F được chỉ ra trong các bit P₁ và P₀. Hình 77 mô tả các thông tin này.

Nếu các bit S hoặc F chưa được sử dụng thì các bit này sẽ được đặt là 0.

Hình 77 - Phân bổ báo hiệu ngoài khe thời gian (báo hiệu 24-kênh)

9.1.5.4 Ánh xạ đồng bộ byte tín hiệu 384 kbit/s

Ánh xạ đồng bộ byte các tín hiệu nhánh chèn 4-byte tốc độ 384 kbit/s được mô tả trong Hình 78.

Hình 78 - Ánh xạ đồng bộ byte các tín hiệu nhánh 384 kbit/s

Các bit S₁, S₂, S₃ và S₄ chứa thông tin báo hiệu cho từng nhóm 4 kênh 384 kbit/s. Phân bổ báo hiệu ngoài khe thời gian đối với các phương pháp báo hiệu kênh liên kết được mô tả trong Hình 79.

CHÚ THÍCH 1 - Mỗi S_i (i = 1, 2, 3, 4) cấu thành một đa khung báo hiệu trên 8 khung. Trong S_i chứa chỉ thị pha do vậy các bit PP không thể được sử dụng cho chỉ thị pha.

CHÚ THÍCH 2 - Bit F_s có giá trị là 0, 1 hoặc là chuỗi số 48 bit sau:

A101011011 0000011001 1010100111 0011110110 10000101

Đối với chuỗi số 48 bit này, bit A thường được cố định là trạng thái 1 và được dành sẵn cho mục đích sử dụng tùy chọn. Chuỗi số này được sinh ra theo đã thức nguyên sau (tham khảo khuyến nghị ITU-T X.50):

X⁷ + X⁴ + 1

CHÚ THÍCH 3 - Bit Y­_j (j= 1 đến 6) mang thông tin bảo dưỡng hoặc báo hiệu kênh liên kết. Khi chuỗi 48 bit này được chấp nhận như tín hiệu đồng chỉnh khung F_s thì mỗi bit Y_j (j = 1 đến 6) có thể được định đa khung, như sau:

Y_j1, Y_j2­, …, Y_j12

Bit Y_j1 mang chuỗi đồng chỉnh khung 16 bit, được sinh ra theo cùng đa thức nguyên với chuỗi 48 bit trên, sau:

A011101011011000

Bit A thường được đặt cố định là 1 và được dành sẵn cho mục đích sử dụng tùy chọn. Mỗi bit Y_ji (i = 2 đến 12) đều mang báo hiệu kênh liên kết dành cho các kênh tốc độ con và/hoặc thông tin bảo dưỡng.

CHÚ THÍCH 4 - Tất cả các bit S_i  (F_s, Y₁,…, Y₆ và X) tại trạng thái 1 đều chỉ thị tín hiệu chỉ thị cảnh báo (AIS) của 6 kênh 64 kbit/s.

CHÚ THÍCH 5 - Bit X thường được đặt cố định là trạng thái 1. Khi AIS ngược của 6 kênh 64 kbit/s được yêu cầu thì bit X sẽ được đặt về trạng thái 0

Hình 79 - Phân bổ báo hiệu ngoài khe thời gian

Bảng 19 - Sự khác nhau giữa việc đặt tên của G.707 và G.704

9.1.6 Chuyển đổi VC-11 sang VC-12 để truyền tải qua TU-12

Khi truyền tải một VC-11 trong một TU-12, VC-11 sẽ được thích ứng bằng cách chèn cố định bằng chẵn lẻ dương như mô tả trong Hình 80. Do vậy, tải tin TU-12 thu được có thể được giám sát và đấu chéo trong mạng như đó là một VC-12 có giá trị BIP không thay đổi trong khi vẫn bảo toàn tính toàn vẹn điểm-điểm của luồng VC-11 thực tế.

Hình 80 - Chuyển đổi VC-11 sang VC-12 để truyền tải qua TU-12

9.2 Ánh xạ các tế bào ATM

Việc ánh xạ các tế bào ATM được thực hiện bằng cách đồng chỉnh cấu trúc byte của mọi tế bào với cấu trúc byte của container ảo được sử dụng bao gồm cả cấu trúc ghép chuỗi (VC-n, VC-n-X, n ‰ 1). Do dung lượng của container -n, container-n-Xc hoặc container-n-Xv liên quan có thể không phải là bội số nguyên lần của chiều dài tế bào ATM (53 byte) nên một tế bào sẽ được phép vượt qua biên khung của container -n, container-n-Xc hoặc container-n-Xv.

Trường thông tin của tế bào ATM (48 byte) sẽ được trộn trước khi được ánh xạ vào VC-n hoặc VC-n-X. Khi hoạt động theo chiều ngược lại, sau quá trình kết cuối của tín hiệu VC-n hoặc VC-n-X, trường thông tin của các tế bào ATM sẽ được giải trộn trước khi được đưa vào lớp ATM.

Một bộ trộn tự đồng bộ có đa thức trộn là x⁴³ + 1 sẽ được sử dụng. Bộ trộn này hoạt động trong khoảng thời gian bằng trường thông tin của tế bào. Trong suốt khoảng thời gian của phần mào đầu gồm 5 byte, hoạt động của bộ trộn sẽ bị tạm dừng và trạng thái của bộ trộn sẽ được nhớ. Tế bào đầu tiên được phát đi khi khởi động sẽ bị thay đổi vì bộ giải trộn tại đầu thu sẽ không được đồng bộ với bộ trộn tại đầu phát. Việc trộn trường thông tin của tế bào được yêu cầu nhằm cung cấp sự an toàn trước sự mô tả tế bào sai và trường thông tin tế bào sao chép lại từ đồng chỉnh khung của STM-N.

Khi VC-n hoặc VC-n-X được kết cuối thì tế bào phải được khôi phục lại. Mào đầu tế bào ATM chứa một trường điều khiển lỗi mào đầu (HEC), trường này có thể được sử dụng theo cách tương tự như cách mà một từ đồng chỉnh khung dùng để hoàn thành việc mô tả tế bào. Phương pháp HEC này sử dụng sự tương quan giữa các bit mào đầu sẽ được bảo vệ bởi HEC (32 bit) và bit điều khiển của HEC (8 bit) chứa trong phần mào đầu sau khi tính toán bằng một mã vòng ngắn có đa thức sinh là g(x) = x⁸ + x² + x + 1.

Phần còn lại từ đa thức này sau đó sẽ được cộng vào chuỗi cố định "01010101" nhằm cải thiện chất lượng mô tả tế bào. Phương pháp này tương tự như sự khôi phục đồng chỉnh khung thông thường với từ đồng chỉnh không cố định mà thay đổi giữa từng tế bào.

Thông tin chi tiết hơn về mô tả tế bào của HEC được đề cập trong khuyến nghị ITU-T I.432.1.

9.2.1 Ánh xạ vào VC-4-Xc/VC-4-Xv

Chuỗi tế bào ATM được ánh xạ vào một container-4-Xc hoặc container-4-Xv với các biên byte của nó được đồng chỉnh với các biên byte của container-4-Xc hoặc container-4-Xv. Container-4-Xc hoặc container-4-Xv sau đó sẽ được ánh xạ vào VC-4-X cùng với POH của VC-4-X và (X-1) cột của phần chèn cố định (xem Hình 81). Các biên của tế bào ATM do đó sẽ được đồng chỉnh với các biên byte của VC-4-X. Do dung lượng của container-4-Xc hoặc container-4-Xv ( X ‰ 2340 byte) không phải là tích nguyên lần của chiều dài tế bào (53 byte), nên một tế bào có thể vượt qua một biên khung của container-4-Xc hoặc container-4-Xv.

Hình 81 - Ánh xạ cận đồng bộ tín hiệu nhánh 6312 kbit/s

9.2.2 Ánh xạ vào VC-4/VC-3

Chuỗi tế bào ATM được ánh xạ vào container-4/container-3 với các biên byte được đồng chỉnh với các biên byte của container-4/container-3. Container-4/container-3 sau đó được ánh xạ vào VC-4/VC-3 cùng với POH của VC-4/VC-3 (xem Hình 82). Các biên của tế bào ATM do vậy sẽ được đồng chỉnh với các biên byte của VC-4/VC-3. Do dung lượng của C-4/C-3 (tương ứng là 2340/756 byte) không phải là tích nguyên lần của chiều dài tế bào (53 byte), nên một tế bào có thể vượt qua một biên khung của container-4/container-3.

Hình 82 - Ánh xạ các tế bào ATM vào VC-4/VC-3

9.2.3 Ánh xạ vào VC-2-Xc/VC-2-Xv

Hình 83 mô tả quá trình ánh xạ một chuỗi tế bào ATM có tốc độ dữ liệu là X x 6.784 Mbit/s với "X" có giá trị nguyên nằm giữa 1 và 7 đối với liên kết liên tục, và nằm giữa 1 và 64 đối với liên kết ảo.

Cấu trúc VC-2-X được tổ chức như một đa khung gồm 4 khung. Các khung của đa khung VC-2-Xc (ghép chuỗi liên tục) gồm một byte POH, (X-1) byte chèn và (X x 106) byte tải tin. Các khung của VC-2-Xv (liên kết ảo), đa khung bao gồm X byte POH độc lập và (X x 106) byte tải tin. Các tế bào ATM được đưa vào phần tải tin của VC-2-X với các biên của tế bào được đồng chỉnh với bất kỳ biên byte nào của VC-2-X.

Do không gian tải tin của VC-2-X tương đương với (X x 2) tế bào ATM/khung 125 ms, nên sự đồng chỉnh giữa các biên của tế bào ATM và cấu trúc VC-2-X sẽ luôn không đổi giữa các khung. Các tế bào có thể vượt qua các biên khung của VC-2-X.

Hình 83 - Ánh xạ các tế bào ATM vào VC-2-Xc sử dụng liên kết liên tục

9.2.4 Ánh xạ vào VC-2

Hình 84 mô tả quá trình ánh xạ một chuỗi tế bào ATM có tốc độ dữ liệu 6.784 Mbit/s.

Cấu trúc VC-2 được tổ chức như một đa khung gồm 4 khung. Các khung của đa khung bao gồm một byte VC-2 POH và 106 byte tải tin. Các tế bào ATM được đưa vào vùng tải tin của VC-2 với các biên của tế bào aligned với bất kỳ biên byte nào của VC-2. Do không gian tải tin của VC-2 tương đương với 2 tế bào ATM/khung 125 ms, nên đồng chỉnh giữa các biên tế bào ATM và cấu trúc VC-2 của các khung sẽ giống nhau. Các tế bào có thể vượt qua các biên khung của VC-2.

Hình 84 - Ánh xạ các tế bào ATM vào VC-2

9.2.5 Ánh xạ vào VC-12/VC-11

Hình 85 và Hình 86 mô tả quá trình ánh xạ các chuỗi tế bào ATM có tốc độ dữ liệu là 2.176 Mbit/s và 1.600 Mbit/s tương ứng vào VC-12 và VC-11.

Trong mode TU-n động, cấu trúc của VC-12/VC-11 được tổ chức như một cấu trúc đa khung gồm 4 khung. Các khung của đa khung chức một byte POH của VC-12/VC-11 và tương ứng 34 hoặc 25 byte tải tin. Các tế bào ATM được đưa vào vùng tải tin của VC-12/VC-11 với các biên của tế bào được đồng chỉnh với bất kỳ biên byte nào của VC-12/VC-11. Do không gian tải tin của VC-12/VC-11 không có mối liên hệ với kích cỡ của tế bào ATM (53 byte), nên việc đồng chỉnh giữa các biên của tế bào ATM và cấu trúc của VC-12/VC-11 sẽ thay đổi giữa các khung trong một chuỗi lặp 53 khung. Các tế bào có thể vượt qua các biên khung của VC-12/VC-11.

Hình 85 - Ánh xạ các tế bào ATM vào VC-12

Hình 86 - Ánh xạ các tế bào ATM vào VC-11

9.3 Ánh xạ các tín hiệu định khung HDLC

Ánh xạ các tín hiệu định khung HDLC [2] được thực hiện bằng cách đồng chỉnh cấu trúc byte của mọi khung với cấu trúc byte của container ảo được dùng, bao gồm cả cấu trúc ghép chuỗi (VC-n-Xc/VC-n-Xv/VC-n). Do các khung HDLC có chiều dài thay đổi (việc ánh xạ không áp đặt bất cứ giới hạn nào về chiều dài khung lớn nhất), nên một khung có thể vượt qua biên khung của container-x.

Các cờ HDLC (01111110) sẽ được sử dụng cho việc chèn giữa các khung với vai trò như phần đệm nhằm đối phó với bản chất không đồng bộ của tín hiệu đến của các tín hiệu định khung HDLC theo tải hiệu dụng của container ảo được sử dụng (tải này không bao gồm các byte chèn cố định).

Tín hiệu đã định khung HDLC cùng với phần chèn giữa khung sẽ được trộn trước khi được chèn vào với vai trò như tải tin của container ảo (VC-n-Xc/VC-n-Xv/VC-4/VC-3) được dùng. Khi hoạt động ở chiều ngược lại, sau quá trình kết cuối của tín hiệu VC, tải tin sẽ được giải trộn trước khi được đưa vào lớp HDLC. Một bộ trộn tự đồng bộ có đa thức x⁴³+1 sẽ được sử dụng.

Bộ trộn x⁴³+1 sẽ hoạt động liên tục qua các byte của VC-n-Xc/VC-n-Xv/VC-4/VC-3, bỏ qua các byte của mào đầu luồng SDH. Trạng thái trộn ở đầu của một VC-n-Xc/VC-n-Xv/VC-4/VC-3 sẽ là trạng thái khi kết thúc của VC-n trước đó. Do vậy, bộ trộn sẽ chạy liên tục và không trở reset ở mỗi khung. Tốc độ ban đầu của bộ trộn hiện chưa được quy định. Do vậy, 43 bit được phát đầu tiên sau khi khởi động hoặc thực hiện định khung SDH lại sẽ không được giải trộn một các chính xác.

Bộ trộn x⁴³+1 hoạt động trên chuỗi dữ liệu đầu vào với bit đầu tiên là bit có ý nghĩa nhất (MSB), tuân theo thứ tự bit và thứ tự truyền dẫn đã được định nghĩa cho SDH trong mục 4.

Quy trình ánh xạ có trộn ở trên sẽ được sử dụng để ánh xạ các tín hiệu định khung HDLC (ví dụ, HDLC/PPP hoặc HDLC/LAPS có các gói IP) trong VC-n-Xc/VC-n-Xv/VC-4/VC-3 bất kỳ trong khi đó VC-2/VC-12/VC-11 không yêu cầu phải trộn.

Không có yêu cầu cụ thể nào thêm đối với kích cỡ container ảo bất kỳ, ngoại trừ một yêu cầu là nhãn tín hiệu phù hợp đối với container phải được chèn vào vị trí mào đầu luồng phù hợp. Các nhãn tín hiệu luồng đã được đề cập trong 8.3.

CHÚ THÍCH - Các khung HDLC/PPP [13] còn được gọi là các khung gói trên SDH/SONET (PoS).

9.4 Ánh xạ DQDB vào VC-4

Việc ánh xạ các tín hiệu bus kép hàng đợi phân tán (DQDB) [1]  được thực hiện theo ETSI ETS 300 216.

9.5 Ánh xạ cận đồng bộ FDDI tốc độ 125 000 kbit/s vào VC-4

Tín hiệu lớp vật lý giao diện dữ liệu sợi phân tán (FDDI) tốc độ 125 000 kbit/s [3]-[11] được ánh xạ vào VC-4 của SDH. VC-4 gồm phần mào đầu luồng (POH) gồm 1 cột (9 byte) và phần tải tin gồm 9 hàng mỗi hàng có cấu trúc 260 cột. Với cách ánh xạ này, mỗi hàng gồm 260 byte lại được chia thành 20 khối, mỗi khối gồm 13 byte, xem Hình 87.

Hình 87 - Cấu trúc khối của VC-4 sử dụng cho ánh xạ cận đồng bộ tín hiệu FDDI

Có 5 loại khối: J, A, B, X và Y. Mỗi khối chứa 13 byte. Định nghĩa của các khối này được cho trên Hình 88.

Hình 88 - Nội dung của các khối sử dụng cho ánh xạ cận đồng bộ tín hiệu FDDI

Cơ chế hiệu chỉnh bit được sử dụng để thích ứng tải tin FDDI cận đồng bộ (xấp xỉ 15 625 ± 1 bit/VC-4). 15 620 bit thông tin (i) và 9 bit cơ hội hiệu chỉnh (s) trong cấu trúc này mang các bit lớp vật lý FDDI. Trong mỗi hàng của cấu trúc tải tin, 5 bit điều khiển hiệu chỉnh (c) được sử dụng để điều khiển (các) bit cơ hội hiệu chỉnh tương ứng (s) của hàng đó.

Nếu bit s được sử dụng để mang thông tin thì 5 bit c sẽ được đặt là 0 {c c c c c = 0 0 0 0 0}.

Nếu bit s được sử dụng như một bit hiệu chỉnh thì 5 bit c được đặt là {c c c c c = 1 1 1 1 1}. Giá trị chứa trong bit s khi bit này được sử dụng như một bit hiệu chỉnh hiện chưa được định nghĩa. Bộ thu sẽ không quan tâm đến giá trị chứa trong bit này nếu nó được sử dụng như một bit hiệu chỉnh. Phương pháp lựa chọn theo đa số sẽ có thể được sử dụng để quyết định thực hiện hiệu chỉnh bộ giải đồng bộ nhằm ngăn ngừa việc xảy ra các lỗi bit đơn và kép trong các bit C.

Các bit mào đầu (o) được dành sẵn cho các mục đích trao đổi thông tin mào đầu sau này. Các bit còn lại là các bit chèn cố định (r).

9.6 Ánh xạ các khung GFP

Chuỗi khung GFP được ánh xạ vào một container-n (n = 11, 12, 2, 3, 4, 4-Xc, 11-Xv/12-Xv/2-Xv/3-Xv/4-Xv) với các biên byte của nó được đồng chỉnh với các biên byte của container-n (xem Hình 89). Container-n sau đó sẽ được ánh xạ tương ứng vào VC-n, cùng với POH như mô tả trong 8.3. Các biên khung GFP do vậy sẽ được đồng chỉnh với các biên byte của VC-n. Do dung lượng của container-n không phải là tích nguyên lần của chiều dài thay đổi khung GFP nên mỗi khung GFP có thể vượt qua một biên khung của container-n.

Hình 89 - Ánh xạ các khung GFP vào C-n

Mỗi khung GFP bao gồm một mào đầu lõi GFP và một vùng tải tin GFP. Các khung GFP xuất hiện như một chuỗi byte liên tục có dung lượng bằng tải tin VC, vì đã có chèn các khung rỗi GFP ở giai đoạn thích ứng GFP. Có thể tham khảo thêm khuyến nghị ITU-T G.7041/Y.1303.

CHÚ THÍCH - Giai đoạn ánh xạ không yêu cầu phải thực hiện trộn và thích ứng về tốc độ. Quá trình thích ứng GFP sẽ thực hiện các chức năng này.

9.7 Ánh xạ cận đồng bộ ODUK vào một C-4-X để thành một VC-4-Xv

Mục đích của ánh xạ này là chuẩn bị truyền tải cho một tập con gồm các thành phần OTN, như đã định nghĩa trong khuyến nghị ITU-T G.709/Y.1331, qua các mạng truyền tải SDH hiện tại thông qua phương tiện là ghép chuỗi ảo VC-4.

Số các VC-4 được yêu cầu để truyền tải một thành phần OTN nhờ phương tiện ghép chuỗi ảo sẽ được tìm ra khi chia tốc độ bit của toàn bộ OTN cho tốc độ tải tin của một VC-4-Xv, C-4-X. Con số này được cho trong Bảng 20. Vì con số này không phải là số nguyên nên cần phải thêm phần bit chèn cố định để chèn vào vùng tải tin C-4-x và một phương tiện ánh xạ tín hiệu khách vào phần còn lại của vùng tải tin.

Bảng 20 - Ánh xạ các thành phần OTN trong các VC-4 ghép chuỗi ảo SDH

Tín hiệu ODUk được mở rộng bằng phần mào đầu đồng chỉnh khung (các byte FAS và MFAS) như được mô tả trong các phần 15.6.2.1 và 15.6.2.2/G.709/Y.1331 và một chuỗi gồm toàn bit 0 trong trường mào đầu của OTUk (Hình 90).

Hình 90 - Cấu trúc khung ODUk mở rộng

(chứa FA OH, vùng OTUk OH chứa các bit chèn cố định)

Trước khi tín hiệu ODUk mở rộng được ánh xạ vào C-4-X, tín hiệu này sẽ được trộn bằng một bộ trộn tự đồng bộ có đa thức là x⁴³+1. Bộ trộn này hoạt động trên toàn bộ khung ODUk mở rộng và không được reset theo từng khung.

9.7.1 Ánh xạ cận đồng bộ ODU1 vào một C-4-17 để thành một VC-4-17v

Cấu trúc C-4-17 cơ bản được mô tả trong Hình 91. Cấu trúc này gồm 9 hàng với 4420 (tức là 17 x 260) cột.

Hình 91 - Cấu trúc của C-4-17

Khung C-4-17 này được ghép thành một VC-4-17v. Xem 10.2.

Tín hiệu ODU1 mở rộng được ánh xạ cận đồng bộ vào C-4-17 theo cấu trúc sau:

- Mỗi hàng trong 9 hàng lại được chia thành 5 khối, mỗi khối gồm 884 octet (Hình 92).

- Mỗi khối được chia thành 17 khối con, mỗi khối con gồm 52 octet.

· Trong mỗi khối con, có 1 octet cơ hội hiệu chỉnh âm (S) và 5 bit điều khiển hiệu chỉnh (C).

· Byte đầu tiên của mỗi khối con chứa:

- Một byte chèn cố định (R); hoặc

- Một byte điều khiển hiệu chỉnh (J) chứa 7 bit chèn cố định (các bit R; các bit từ 1 đến 7) và một bit điều khiển hiệu chỉnh (bit C, bit 8); hoặc

- Một byte cơ hội hiệu chỉnh âm (S).

· 51 byte cuối cùng của mỗi khối con chứa các byte dữ liệu (D).

CHÚ THÍCH 1 - Mỗi khối chưa tổng cộng (17 x 51) = 867 byte dữ liệu.

Chuỗi gồm tất cả các byte này được mô tả trong Hình 92.

Hình 92 - Cấu trúc khối sử dụng cho ánh xạ ODU1 vào C-4-17

Bộ 5 bit điều khiển hiệu chỉnh (C) trong mỗi khối con được sử dụng để điều khiển byte cơ hội hiệu chỉnh âm (S) tương ứng. Khi CCCCC = 00000 sẽ cho thấy rằng byte S là một byte thông tin, còn CCCCC = 11111 cho thấy rằng byte S là một byte hiệu chỉnh.

Tại bộ đồng bộ, tất cả 5 bit C đều được đặt về cùng một giá trị. Phương pháp lựa chọn theo đa số (trong 5 chọn 3) sẽ có thể được sử dụng để quyết định thực hiện hiệu chỉnh bộ giải đồng bộ nhằm ngăn ngừa việc xảy ra các lỗi bit đơn và kép trong các bit JC.

Giá trị chứa trong byte S, khi được byte này sử dụng như byte hiệu chỉnh, đều bằng 0. Bộ thu được yêu cầu không quan tâm đến giá trị chứa byte trong này khi byte này được sử dụng như byte hiệu chỉnh.

Giá trị chứa trong các bit và các byte R đều bằng 0. Bộ thu được yêu cầu không quan tâm đến giá trị chứa trong các bit/byte này.

CHÚ THÍCH 2 - Dung sai tốc độ bit lớn nhất giữa C-4-17 và đồng hồ tín hiệu ODU1, có thể được thích ứng nhờ cơ chế ánh xạ này, xấp xỉ từ -720 đến +420 ppm. Tỷ lệ đồng chỉnh danh định là 75/119, xấp xỉ bằng 0.630252. Ở đây, tỷ lệ đồng chỉnh được chuẩn hóa bằng 1, tức là, đây là tỷ lệ trung bình trong thời gian dài của các cơ hội hiệu chỉnh mà trong đó chỉ xảy ra một lần hiệu chỉnh.

9.7.2 Ánh xạ cận đồng bộ ODU2 vào một C-4-68 để thành một VC-4-68v

Cấu trúc C-4-68 cơ bản được mô tả trên Hình 93. Cấu trúc này bao gồm 9 hàng với 17 680 (tức là 68 x 260) cột.

Hình 93 - Cấu trúc C-4-68

Khung C-4-68 được ghép thành một VC-4-68v. Xem 10.2.

Tín hiệu ODU2 mở rộng được ánh xạ cận đồng bộ vào C-4-68 theo cấu trúc sau:

- Mỗi hàng trong 9 hàng đều được chia thành 20 khối, mỗi khối gồm 884 octet (Hình 94).

- Mỗi khối được chia thành 13 khối con, mỗi khối con gồm 68 octet.

· Trong mỗi khối con đều có 1 octet cơ hội hiệu chỉnh âm (S) và 5 bit điều khiển hiệu chỉnh (C).

· Byte đầu tiên của mỗi khối con chứa:

- Một byte chèn cố định (R); hoặc

- Một byte điều khiển hiệu chỉnh (J) chứa 7 bit chèn cố định (các bit R; các bit từ 1 đến 7) và một bit điều khiển hiệu chỉnh (bit C, bit 8); hoặc

- Một byte cơ hội hiệu chỉnh âm (S).

· 67 byte cuối cùng của mỗi khối con là các byte dữ liệu (D).

CHÚ THÍCH 1 - Mỗi khối chứa tổng cộng (13 x 67) = 871 byte dữ liệu.

Chuỗi tất cả các byte này được mô tả trong Hình 94.

Hình 94 - Cấu trúc khối sử dụng cho ánh xạ ODU2 vào C-4-68

Ô 5 bit điều khiển hiệu chỉnh (C) trong mọi khối được sử dụng để điều khiển byte cơ hội hiệu chỉnh âm (S) tương ứng. Khi CCCCC = 00000 sẽ cho thấy rằng byte S là một byte thông tin, còn CCCCC = 11111 cho thấy rằng byte S là một byte hiệu chỉnh.

Tại bộ đồng bộ, toàn bộ 5 bit C đều được đặt về cùng một giá trị. Phương pháp lựa chọn theo đa số (trong 5 chọn 3) sẽ có thể được sử dụng để quyết định thực hiện hiệu chỉnh bộ giải đồng bộ nhằm ngăn ngừa việc xảy ra các lỗi bit đơn và kép trong các bit JC.

Giá trị chứa trong byte S, khi được sử dụng như một byte hiệu chỉnh, đều bằng 0. Bộ thu được yêu cầu không quan tâm đến giá trị chứa trong byte này khi byte này được sử dụng như một byte hiệu chỉnh.

Giá trị chứa trong các bit và byte R đều bằng 0. Bộ thu được yêu cầu không quan tâm đến giá trị chứa trong các bit/byte này.

CHÚ THÍCH 2 - Dung sai tốc độ bit lớn nhất giữa C-4-68 và đồng hồ tín hiệu ODU2, có thể được thích ứng bằng cơ chế ánh xạ này, xấp xỉ từ -330 đến +810 ppm. Tỷ lệ hiệu chỉnh danh định là 23/79, xấp xỉ bằng 0.291139. Ở đây, tỷ lệ hiệu chỉnh được chuẩn hóa là 1, tức là đây là tỷ lệ trung bình trong thời gian dài của các cơ hội hiệu chỉnh mà trong đó chỉ xảy ra một lần hiệu chỉnh.

10. Yêu cầu kỹ thuật cho Liên kết các container ảo VC-n

Liên kết VC được sử dụng để truyền các tải tin không phù hợp với bộ các container ảo chuẩn (VC-11, VC-12, VC-2, VC-3, VC-4). Liên kết VC được xác định đối với:

VC-4 - để cung cấp truyền tải cho các tải tin có yêu cầu dung lượng lớn hơn một container-4;

VC-3 - để cung cấp truyền tải cho các tải tin có yêu cầu dung lượng lớn hơn một container-3;

VC-2 - để cung cấp truyền tải cho các tải tin có yêu cầu dung lượng lớn hơn một container-2;

VC-12 - để cung cấp truyền tải cho các tải tin có yêu cầu dung lượng lớn hơn một container-12;

VC-11 - để cung cấp truyền tải cho các tải tin có yêu cầu dung lượng lớn hơn một container-11;

Hai phương pháp liên kết được định nghĩa là: liên kết ảo và liên kết liên tục. Cả hai phương pháp này đều cung cấp băng tần liên kết là X*container-n tại kết cuối luồng. Sự khác nhau nằm ở sự truyền tải giữa các kết cuối luồng. Liên kết liên tục duy trì băng tần liên tục trong suốt toàn bộ quá trình truyền tải, còn liên kết ảo lại chia băng tầng liên tục thành các VC riêng, truyền tải các VC riêng rẽ và kết hợp các VC này lại thành một băng tần liên tục tại điểm truyền dẫn cuối cùng. Liên kết ảo chỉ yêu cầu chức năng liên kết tại thiết bị kết cuối luồng, còn liên kết liên tục lại yêu cầu chức năng liên kết tại từng thành phần mạng.

Có thể thực hiện chuyển đổi giữa 2 phương pháp liên kết này. Sự chuyển đổi giữa liên kết VC-4 ảo và liên tục được định nghĩa trong khuyến nghị ITU-T G.783. Sự chuyển đổi giữa liên kết VC-2 ảo và liên tục hiện đang được tiếp tục nghiên cứu.

10.1 Liên kết liên tục X lần VC-4 (VC-4-Xc, X = 4, 16, 64, 256)

Mỗi VC-4-Xc có một vùng tải tin là X*container-4 và được thể hiện bởi một cấu trúc C-4-X như mô tả trong Hình 95. Một bộ POH chung, nằm ở cột đầu tiên, được sử dụng cho toàn bộ VC-4-Xc (ví dụ, BIP-8 bao hàm tất cả 261*X cột của VC-4-Xc). Các cột từ 2 đến X là phần chèn cố định.

Hình 95 - Cấu trúc VC-4-Xc

VC-4-Xc được truyền tải trong X AU-4 liên tục trong tín hiệu STM-N. Cột đầu tiên của VC-4-Xc luôn nằm trong AU-4 đầu tiên. Con trỏ của AU-4 đầu tiên này chỉ vị trí của byte J1 của VC-4-Xc. Các con trỏ của AU-4 #2 đến AU-4 #X được đặt là chỉ thị liên kết (xem Hình 43) để chỉ tải tin liên kết liên tục. Hiệu chỉnh con trỏ được thực hiện chung cho X AU-4 liên kết và có X*3 byte chèn được sử dụng.

VC-4-Xc có dung lượng tải tin là 599'040 kbit/s khi X = 4, 2'396'160 kbit/s khi X = 16, 5'584'640 kbit/s khi X = 64 và 38'338'560 kbit/s khi X = 256..

CHÚ THÍCH - VC-4-Xc tốc độ cao có thể được sử dụng mà không có bất cứ giới hạn nào trên các kết nối điểm-điểm. Các mạng SDH có thể bị hạn chế ở một tốc độ bit VC-4-Xc nhất định (ví dụ, X £ 64), ví dụ, là do các mạng ring có cấu trúc MS SPRING phải dành sẵn 50% của băng tần STM-N cho bảo vệ.

10.2 Liên kết ảo X lần VC-3/VC-4 (VC-3-Xv/VC-4-Xv, X = 1… 256)

Một VC-3/4-Xv cung cấp một vùng tải tin liên tục của X lần container -3/4 (VC-3/4-Xv) với dung lượng tải tin là X x 48 384/149 760 kbit/s như minh họa trong Hình 96 và Hình 97. Container được ánh xạ trong X khung VC-3/4 riêng rẽ định dạng VC-3/4-Xv. Mỗi VC-3/4 có trường POH riêng của nó. Byte H4 trong trường POH được sử dụng để chỉ thị chuỗi liên kết đặc trưng ảo và đa khung như trình bày dưới đây.

Mỗi VC-3/4 của VC-3/4-Xv được truyền tải riêng rẽ qua mạng. Do trễ truyền dẫn của các VC-3/4 khác nhau nên sẽ xảy ra trễ vi sai giữa các VC-3/4 riêng rẽ. Trễ vi sai này phải được bù và các VC-3/4 riêng phải được ánh xạ lại thành vùng tải tin liên tục. Quá trình ánh xạ lại phải bù và xử lý được tối thiểu trễ vi sai 125 ms.

Hình 96 - Cấu trúc khung VC-3-Xv

Hình 97 - Cấu trúc khung VC-4-Xv

Một đa khung hai-tầng 512 ms được đưa ra để kiểm soát các trễ vi sai 125 ms và lớn hơn (lên tới 256 ms). Tầng đầu tiên sử dụng H4, các bit 5 đến 8 là bộ chỉ thị đa khung 4-bit (MFI1). MFI1 được tăng lên đối với tất cả các khung cơ bản và đếm từ 0 đến 15. Đối với bộ chỉ thị đa khung 8-bit của tầng thứ hai (MFI2), H4, sử dụng các bit từ 1 đến 4 của khung 0 (các bit 1-4 của MFI2) và khung 1 (các bit 5-8 của MFI2) của đa khung đầu tiên. MFI2 được tăng lên khi tất cả đa khung của tầng đầu tiên kết thúc và nằm trong khoảng từ 0 đến 255. Kết quả của toàn bộ đa khung chính là độ dài của 4096 khung (=512 ms).

Bảng 21 - Chuỗi VC-3/4-Xv và mã H4 chỉ thị đa khung

Bộ chỉ thị chuỗi SQ xác định chuỗi /thứ tự trong đó các VC-3/4 riêng của VC-3/4-Xv được tổ hợp để định dạng một container liên tục VC-3/4-Xc như minh họa trong Hình 98. Mỗi VC-3/4 của một VC-3/4-Xv có số chuỗi duy nhất cố định trong dải từ 0 đến (X-1).

Hình 98 - Bộ chỉ thị chuỗi và đa khung VC-3/4-Xv

VC-4 truyền tải:

- Dữ liệu từ khe số 1, X+1, 2X+1,…259X+1 của các cấu trúc giống C-4-X có số chuỗi là 0;

- Dữ liệu từ khe số 2, X+2, 2X+2,…259X+2 của các cấu trúc giống C-4-X có số chuỗi là 1;

Và cứ tiếp tục thế tới VC-4 truyền tải:

- Dữ liệu từ khe số X, X+X, 2X+X,…259X+X của các cấu trúc giống C-4-X có số chuỗi là (X-1);

VC-3 truyền tải:

- Dữ liệu từ khe số 1, X+1, 2X+1,…83X+1 của các cấu trúc giống C-3-X có số chuỗi là 0;

- Dữ liệu từ khe số 2, X+2, 2X+2,…83X+2 của các cấu trúc giống C-3-X có số chuỗi là 1;

Và cứ tiếp tục thế tới VC-3 truyền tải:

- Dữ liệu từ khe số X, X+X, 2X+X,…83X+X của các cấu trúc giống C-3-X có số chuỗi là (X-1);

Đối với các ứng dụng mà yêu cầu độ rộng băng thông cố định thì số chuỗi được ký cố định và không thể thay đổi. Điều này cho phép kết cấu của VC-3/4-Xv có thể được kiểm tra không cần sử dụng trace. Số chuỗi 8-bit (dùng để hỗ trợ các giá trị của X tới 256) được truyền tải trong các bit 1 đến 4 của byte H4, sử dụng khung 14 (bit 1-4 SQ) và khung 15 (bit 5-8 SQ) của tầng đa khung đầu tiên như đưa ra trong Bảng 21.

10.2.1 LCAS bậc cao đối với VC-n-Xv (n=3, 4)

Bảng 22 mô tả đa khung đầu tiên liên kết ảo bậc cao (HO) của VC-3, VC-4 H4 sửa đổi như đã định nghĩa trong 10.2, chỉ ra rằng các mã điều khiển được sử dụng để hỗ trợ cho LCAS HO. Xem trong ITU-T G.7042/Y.1305

- Bộ chỉ thị khung: Một tổ hợp của bộ đếm đa khung đầu tiên và đa khung thứ hai [0-4095].

- Bộ chỉ thị chuỗi: Số để xác định từng thành phần trong VCG [0-255]

- CTRL: Trường điều khiển LCAS, xem bảng 11 (LCAS)

- GID: Bit xác định nhóm

- Trạng thái thành phần: Báo cáo trạng thái của các thành phần riêng sử dụng MST-đa khung như chỉ ra trong Bảng 22. Trạng thái của tất cả các thành phần (256) được truyền trong 64 ms.

- RS-Ack: Bit báo truyền lại chuỗi

- CRC: Kiểm tra CRC 8-bit để chấp nhận nhanh OH của liên kết ảo. Với CRC-8 này xác suất cho một lỗi không phát hiện được là tốt hơn 1,52 x 10^-16. Đa thức sinh của CRC này là x⁸ + x² + x + 1.

Bảng 22 - Chuỗi VC-n-Xv và mã H4 chỉ thị đa khung

Bảng 23 - Trạng thái thành phần H4 VC-n-Xv

10.2.1.1 Gói điều khiển bậc cao

Gói điều khiển bậc cao gồm:

- Trường MST (trạng thái thành phần) (hai trường 4-bit trong đa khung thứ nhất #8 và #9).

- Bit RS-Ack (Báo truyền lại chuỗi) (bit 4 của 4-bit đa khung thứ nhất #10).

- Trường SQ (Chỉ thị chuỗi) (hai trường 4-bit trong đa khung thứ nhất #14 và #15).

- MFI2 (Chỉ thị đa khung thứ 2) (hai trường 4-bit trong đa khung thứ nhất #0 và #1).

- Trường CTRL (điều khiển) (một trường 4-bit trong đa khung thứ nhất #2).

- Bit GID (xác định nhóm) (bit thứ 4 của trường 4-bit trong đa khung thứ nhất #3).

- Trường CRC-8 được phát đi trong hai trường 4-bit của khung #6 và khung #7. (Chú ý rằng trong đoạn này, trừ khi có chỉ thị khác, thông thường số khung được chỉ thị bởi trường số đa khung thứ nhất). Trường CRC-8, C­₁C₂C₃C₄C₅C₆C₇C₈ là số dư của tính toán CRC-8 qua gói điều khiển. Trong ví dụ của Bảng 22, các bit của gói điều khiển được chứa trong H4[1-4] của các khung 8…15 của đa khung n và H4[1-4] của các khung 0…7 của đa khung n+1 (Trong đó các đa khung n và n+1 được chỉ thị bởi các bit chỉ thị đa khung thứ hai). Số dư CRC-8 được tính toán như sau: 14 trường 4-bit đầu tiên của các bit gói điều khiển biểu diễn một đa thức M(x) có bậc 55, trong đó H4[1] của khung 8, đa khung thứ hai n là bit có ý nghĩa quan trọng nhất và H4[4] của khung 5, đa khung thứ hai n+1 là bit ý nghĩa nhất. Đầu tiên M(x) được nhân với x⁸, sau đó được chia (module 2) cho đa thức sinh G(x) = x⁸ + x² + x + 1 để tạo ra một phần dư R(x) có bậc bằng 7 hoặc thấp hơn. R(x) là mã CRC-8 với x⁷ của R(x) tương ứng với C₁ như là bit có ý nghĩa quan trọng nhất của phần dư và x⁰ của R(x) tương ứng với C₈ như là bit ít quan trọng nhất của phần dư.

- Tất cả trường 4-bit của đa khung thứ nhất (#11, #12, #14, #4 và #5) được dự phòng và phải thiết lập là "0000".

Gói điều khiển bậc cao bắt đầu tại đa khung thứ nhất #8 và kết thúc tại đa khung thứ nhất #7 của đa khung tiếp theo như minh họa giữa các đường đậm trong Bảng 22.

10.3 Liên kết liên tục X lần VC-2 trong VC-3 bậc cao (VC-2-Xc, X = 1…7)

VC-2-Xc có vùng tải tin là X*container-2 và được thể hiện bằng một cấu trúc C-2-X như mô tả trong Hình 99. Một bộ POH chung, tương ứng với POH của VC-2 đầu tiên, được sử dụng cho toàn bộ VC-2-Xc (ví dụ, BIP-2 chứa tất cả 428*X byte của Vc-2-Xc). Các vị trí của POH tương ứng với VC-2 #2 đến VC-2 #X là phần chèn cố định.

Hình 99 - Cấu trúc VC-2-Xc

VC-2-Xc nằm trong X TU-2, liên tiếp trong VC-3 bậc cao. Cột đầu tiên của VC-2-Xc luôn luôn nằm ở TU-2 đầu tiên. Con trỏ của TU-2 đầu tiên này chỉ vị trí của byte V5 POH của VC-2-Xc. Các con trỏ của TU-2 #2 đến #X được là chỉ thị liên kết (xem Hình 50) để chỉ tải tin liên kết liên tục. Sự hiệu chỉnh con trỏ được thực hiện chung cho X TU-2 được liên kết và có sử dụng X byte chèn.

Với các giá trị cho phép của X giữa 1 và 7, VC-2-Xc cho dung lượng tải tin giữa 6784 kbit/s và 47 488 kbit/s với bước tăng là 6784 kbit/s.

10.4 Liên kết ảo của X khung VC-11/12/2

Một VC-11/12/2-Xv cung cấp một vùng tải tin tương đương với vùng tải tin của X container-11/12/2 và được minh họa bằng một cấu trúc giống C-11-X/C-12-X/C-2-X có dung lượng tải tin là Xx1600/2176/6784 kbit/s như trong Hình 100, Hình 101 và Hình 102. Container được ánh xạ trong X khung VC-11/12/2 riêng có định dạng VC-11/12/2-Xv. Mỗi VC-11/12/2 có POH riêng của nó.

Hình 100 - Cấu trúc VC-2-Xv

Hình 101 - Cấu trúc VC-12-Xv

Hình 102 - Cấu trúc VC-11-Xv

Mỗi VC-11/12/2 của VC-11/12/2-Xc được truyền tải riêng rẽ qua mạng. Do đó, một trễ vi sai sẽ xảy ra giữa các VC-11/12/2 riêng này và điều này dẫn đến bậc và ánh xạ của các VC-11/12/2 sẽ thay đổi. Tại điểm kết cuối, các VC-11/12/2 riêng phải được tập hợp và ánh xạ lại theo thứ tự để tái lập lại container liên kết liên tục. Quá trình tái tập hợp ánh xạ lại phải kiểm soát và xử lý được ít nhất một trễ vi sai là 125 ms.

Các dung lượng về tải tin được đưa ra trong Bảng 24 đối với VC-11-Xv, VC-12-Xv và VC-2-Xv.

Bảng 24 - Dung lượng của VC-11/12/2-Xv liên kết ảo

Để thực hiện tái ánh xạ lại các VC-m riêng (m = 2/12/11) của nhóm liên kết ảo, cần thiết phải:

- bù cho trễ vi sai gây ra bởi các VC-m riêng

- biết số chuỗi riêng của các VC-m riêng

Bit 2 của byte K4 trong POH của VC-m bậc thấp được sử dụng để giám sát thông tin này từ đầu cuối gửi đi đến đầu cuối thu lại của tín hiệu liên kết ảo ở đó quá trình tái ánh xạ lại được thực hiện. Một chuỗi nối tiếp 32 bit (qua 32 đa khung 4-khung) được sắp xếp như trong Hình 103. Chuỗi này được lặp lại từng khoảng 16 ms (32 bit x 500 ms/bit) hoặc từng khoảng 128 khung.

Số bit

R Bít dự phòng

Hình 103 - Đa khung bit 2 của K4

Thông tin về liên kết ảo LO trong bit 2 của K4 là một đa khung 32-bit đã mô tả trong Hình 103. Đoạn thông tin liên kết ảo LO trong bit 2 của byte K4 phải giống nhãn tín hiệu mở rộng bit 1 của K4.

CHÚ THÍCH: VC-11/12/2 liên kết ảo phải sử dụng nhãn tín hiệu mở rộng nếu không thì đoạn khung của đa khung bit 2 của K4 có thể không được thiết lập.

Khung gồm các trường sau:

Việc đếm khung liên kết ảo LO được thiết lập từ bit 1 đến bit 5. Chỉ thị về chuỗi liên kết ảo LO được thiết lập từ bit 6 đến bit 11. 21 bit còn lại được dự phòng cho tiêu chuẩn hóa tương lai, phải thiết lập tất cả là "0" và máy thu cần phải bỏ qua.

Việc đếm khung liên kết ảo LO cung cấp một phép đo về trễ vi sai lên tới 512 ms chia thành 32 bước mỗi bước 16 ms mà độ dài của đa khung (32 x 16 ms = 512 ms).

Chỉ thị chuỗi liên kết ảo LO xác định chuỗi/thứ tự mà trong đó các VC-11/12/2 riêng rẽ của VC-11/12-2-Xv được tổ hợp để định dạng container liên tục VC-11/12/2-Xc như minh họa trong Hình 100, Hình 101 và Hình 102. Mỗi VC-11/12/2 của một VC-11/12/2-Xv có một số chuỗi duy nhất cố định trong dải từ 0 đến (X-1).

VC-11 truyền tải:

- Dữ liệu từ khe số 1, X+1, 2X+1,…25X+1 của các cấu trúc giống C-11-X có số chuỗi là 0;

- Dữ liệu từ khe số 2, X+2, 2X+2,…25X+2 của các cấu trúc giống C-11-X có số chuỗi là 1;

Và cứ tiếp tục thế tới VC-11 truyền tải

- Dữ liệu từ khe số X, X+X, 2X+X,…25X+X của các cấu trúc giống C-11-X có số chuỗi là (X-1);

VC-12 truyền tải:

- Dữ liệu từ khe số 1, X+1, 2X+1,…34X+1 của các cấu trúc giống C-12-X có số chuỗi là 0;

- Dữ liệu từ khe số 2, X+2, 2X+2,…34X+2 của các cấu trúc giống C-12-X có số chuỗi là 1;

Và cứ tiếp tục thế tới VC-12 truyền tải

- Dữ liệu từ khe số X, X+X, 2X+X,…34X+X của các cấu trúc giống C-12-X có số chuỗi là (X-1);

VC-2 truyền tải:

- Dữ liệu từ khe số 1, X+1, 2X+1,…106X+1 của các cấu trúc giống C-2-X có số chuỗi là 0;

- Dữ liệu từ khe số 2, X+2, 2X+2,…106X+2 của các cấu trúc giống C-2-X có số chuỗi là 1;

Và cứ tiếp tục thế tới VC-2 truyền tải

- Dữ liệu từ khe số X, X+X, 2X+X,…106X+X của các cấu trúc giống C-2-X có số chuỗi là (X-1);

Đối với các ứng dụng có yêu cầu độ rộng băng thông cố định, số chuỗi được ký hiệu cố định và không thể thay đổi. Điều này cho phép cấu trúc của VC-11/12/2-Xv được kiểm tra không cần sử dụng bám.

10.4.1 LCAS bậc thấp hơn, VC-m-Xv (m=11, 12, 2)

Hình 104 mô tả K4[2] sửa đổi của đa khung liên kết ảo LO như trình bày trong 10.4 chỉ ra các mã điều khiển được sử dụng để hỗ trợ LCAS bậc thấp hơn.

Hình 104-K4[2] VC-m-Xv hỗ trợ mã LCAS

Bảng 25 - Mối quan hệ giữa số khung LCAS LO VC-m-Xv với số thành phần

10.4.1.1 Gói điều khiển bậc thấp

Gói điều khiển bậc thấp bao gồm:

· Chỉ thị đa khung (MFI) (5 bit: 1 đến 5)

· Trường chỉ thị chuỗi (SQ) (6 bit: 6 đến 11)

· Trường điều khiển (CTRL) (4 bit: 12 đến 15)

· Bit xác định nhóm (GID) (1 bit: 16)

· Bit báo truyền lại chuỗi (RS-Ack) (1 bit: 21)

· Trường trạng thái thành phần (MST) (8 bit: 22 đến 29)

· Trường CRC-3 (3 bit: 30 đến 32), C1C2C3 là phần dư của tính toán CRC-3 qua các bit K4[2] từ 1 đến 32. Để tính toán CRC, chúng ta xem như các bit gói điều khiển từ 1 đến 29 là một đa thức M(x) trong đó K4[2] của khung 1 là bit có ý nghĩa nhất và K4[2] của khung 29 là bit ít ý nghĩa nhất của M(x). Đầu tiên nhân M(x) với x³ và sau đó chia (modul 2) cho đa thức sinh G(x) = x³ + x + 1 để tạo ra một phần dư R(x) có bậc 2 hoặc thấp hơn. R(x) là mã CRC-3 có x² của R(x) tương ứng với C₁ như là bit có ý nghĩa nhất của phần dư và x⁰ của R(x) tương ứng với C₃ như là bit ít ý nghĩa nhất của phần dư.

· Tất cả các bit khác (#17, #18, #19 và #20) dùng để dự phòng và phải thiết lập là "0".

Gói điều khiển cho LCAS bậc thấp bắt đầu và kết thúc tại các khung giống nhau như đa khung ban đầu (xem Hình 104).

Phụ lục A

(Quy định)

Sửa lỗi trước đối với STM-64 và STM-256

A.1 Mô hình tham chiếu của mạng

Mô hình tham chiếu của mạng đối với FEC trong băng có các đặc tính sau:

a) Về mặt khái niệm, FEC nằm dưới lớp MS và cung cấp "dịch vụ sửa lỗi" cho lớp MS. Có thể sửa lỗi tại các trạm lặp tín hiệu ở các vị trí trung gian.

b) FEC kiểm soát và sửa lỗi cho vùng AUG-N, tất cả các byte MSOH và byte FSI nằm trong RSOH.

c) FEC sử dụng các byte mào đầu từ MSOH và RSOH. Các trạm lặp phải cho các byte RSOH liên quan đến FEC đi qua.

d) Chức năng chèn của FEC sẽ bù B2 một cách thích hợp tương ứng với những thay đổi của các byte FEC MSOH. Chẵn lẻ của FEC kiểm soát các byte B2 được bù.

e) Tín hiệu lớp MS suy giảm và các chức năng giám sát chất lượng khác dựa trên B2 sẽ được áp dụng đối với dữ liệu đã được sửa lỗi; do vậy chúng phù hợp với các phép đo chất lượng dịch vụ (ví dụ, như được sử dụng cho chuyển mạch bảo vệ), nhưng lại không cho thông tin gì về chất lượng tổng thể của đường truyền.

f) Các chức năng giám sát chất lượng của FEC có thể cung cấp thông tin điều kiện chất lượng tổng thể của đoạn ghép kênh. Việc sử dụng giám sát chất lượng của FEC trong băng hiện đang tiếp tục được nghiên cứu.

A.2 Chức năng của FEC

A.2.1 Loại và các tham số mã

Mã là một mã BCH nhị phân đối xứng, đã được rút ngắn lại từ một mã mẹ (8191, 8152). Các bit chẵn lẻ thích hợp được tạo ra để hỗ trợ sửa lỗi bội ba.

Kích cỡ khối là 1 hàng của STM-N (xem Hình A.1) thứ tự trong 8 x N/16 hàng, tức là, k = 4320 bit thông tin cộng với 39 bit chẵn lẻ trên một khối, tức là, n = 4359. Khoảng cách mã nhỏ nhất = 7, tức là, số các lỗi có thể sửa được, t = 3.

A.2.2 Thuật toán và mô tả bộ mã hóa FEC

Đa thức sinh được sử dụng là G(x) = G1(x) x G3(x) x G5(x) với:

G1 (x) = x¹³ + x⁴ + x³ + x + 1

G3 (x) = x¹³ + x¹⁰ + x⁹ + x⁷ + x⁵ + x⁴ + 1

G5 (x) = x¹³ + x¹¹ + x⁸ + x⁷ + x⁴ + x + 1

Mã hóa FEC hoạt động trên cơ sở từng hàng. Từ mã được thể hiện bằng đa thức sau

C(x) = I(x) + R(x)

với:

I(x) = a₄₃₅₈x⁴³⁵⁸ + … + a₃₉x³⁹ với a_n (n = 4358 to 39) là các bit thông tin

và:

R(x) = a₃₈x³⁸ + … + a₀ với a_n (n = 38 to 0) là các bit chẵn lẻ

Bit đầu tiên của mào đầu trong mỗi khối mã là bit đầu tiên của từ mã và là hệ số a⁴³⁵⁸ của x⁴³⁵⁸. Các bit thông tin chưa được thể hiện (xem phần A.2.5) trong các tính toán FEC được thay thế bằng các số 0 trong bộ mã hóa và giải mã FEC.

Vì đây là một mã hệ thống, nên các bit chẵn lẻ R(x) được cho bởi: R(x) = I(x) mod G(x)

A.2.3 Các vị trí của bộ mã hóa và giải mã

Bộ mã hóa luôn nằm cùng phía với bộ phát của thiết bị kết cuối MSOH.

Bộ giải mã luôn được đặt tại đầu vào của thiết bị tuân thủ FEC trong băng thực hiện kết cuối MSOH. Tùy điều kiện, thiết bị lặp có thể giải mã (sửa), nhưng không mã hóa lại.

A.2.4 Đặc tính trễ của FEC

Trễ do giải mã không được vượt quá 15 ms. Sự tuân thủ của thiết bị với tiêu chuẩn này sẽ cho trễ xử lý FEC không vượt quá 15 ms. Trong trường hợp FEC trong băng hỗ trợ sửa lỗi thì thiết bị lặp không được làm phát sinh thêm trễ quá 15 ms.

A.2.5 Các bit kiểm tra FEC và SDH không bị xử lý khi mã hóa FEC

Các bit và các byte không bị xử lý trong quá trình mã hóa FEC là:

- Tất cả các byte RSOH bao gồm các byte RSOH chưa được định nghĩa nhưng không bao gồm các byte Q1.

- Tất cả các bit chẵn lẻ FEC.

CHÚ THÍCH - Mặc dù các bit chẵn lẻ R(x) của mỗi từ mã được mang trong các vị trí I(x) của các bit thông tin nhưng chúng không bị xử lý trong I(x); chúng tạo thành phần R(x) của từ mã C(x). Do đó R(x) có thể cũng được sửa lỗi. Các bộ tái tạo trung gian khi sửa các lỗi I(x) phải sửa các lỗi trong phần R(x) chẵn lẻ. Tại các điểm kết cuối MS, việc sửa lỗi trong các bit chẵn lẻ R(x) là không cần thiết.

A.3 Sắp xếp vào khung SDH

Để tối giảm trễ tương ứng với toàn bộ lớp RSOH/MSOH còn lại, MSOH và RSOH dành cho các bit chẵn lẻ của FEC được sử dụng để giới hạn trễ ở mức 30 ms trên một bộ mã hóa/giải mã.

Hình 58, Hình 59, Hình 60 đưa ra phân bổ các byte trạng thái, các byte chẵn lẻ Q1 và P1 đối với các tín hiệu STM-N (N=64 và 256).

A.3.1 Vị trí của các bit thông tin

Mỗi hàng trong 9 hàng của một STM-N (N = 64, 256) đều được coi là tương đương và độc lập với nhau. Không có sự khác nhau giữa SOH và AUG-N về các bit thông tin l(x).

Hàng K của khung STM-N được mô tả trong Hình A.1. Thứ tự truyền dẫn là theo từng cột. Hàng được chia sao cho mỗi bit 8 ‰ N/16 tạo nên một bit-slice. Các bit thông tin của FEC a_n (n = 4358…39) nằm ở các vị trí được mô tả trên hình vẽ. Mỗi hàng con tạo nên một từ thông tin I(x) của chức năng FEC.

Hình A.1 - Các bit thông tin của FEC trong hàng K của khung STM-N

CHÚ THÍCH - Một số bit thông tin a_n được đặt là 0 khi tính toán bit chẵn lẻ R(x), xem phần A.2.5.

Việc chèn bit 8-đường kết hợp với BCH-3 cho khả năng sửa lỗi tín hiệu dạng burst 24-bit trên mỗi hàng của STM-64 và STM-256.

A.3.2 Vị trí của chẵn lẻ của FEC trong băng

Các byte P1 được dành cho chẵn lẻ của FEC. Mỗi hàng con của tín hiệu STM-N đều có một bộ các bit chẵn lẻ a_n, (n = 0…38) như mô tả trong Hình A.1, tức là sẽ có 8 x N/16 bộ. Bit chẵn lẻ của FEC a_n, (n = 0…38), đối với hàng K nằm trong byte SOH:

S (x,y, M x 16 - n + 13 x Int [n/13]);

Với x,y đối với hàng K của tín hiệu STM-N và bit chẵn lẻ n thu được từ Bảng A.1, và

M = 1,2,3,4 đối với STM-64

M = 1,2,…,16 đối với STM-256

Bảng A.1 - Các giá trị x, y đối với vị trí của bit chẵn lẻ a_n của FEC trên hàng K

A.3.3 Vị trí của các bit trạng thái/điều khiển

Byte mang FSI của FEC nằm ở byte Q1 đầu tiên S (3,9,3).

FSI là một chỉ thị trạng thái của FEC. Nó được sử dụng tại điểm giải mã FEC để xác định xem liệu thông tin của FEC có thể hiện rằng cho phép thự chiện sửa lỗi hay không. Vị trí của các bit FSI nằm trong các byte FSI được cho trên Hình A.2.

Hình A.2 - Byte S (3,9,3) của Q1

A.3.4 Chỉ thị trạng thái của FEC (FSI)

Bộ mã hóa FEC được yêu cầu phát ra các bit chỉ thị trạng thái của FEC (FSI) nhằm hỗ trợ các bộ giải mã hướng xuống. Mục đích là để ngăn ngừa các bộ giải mã hướng xuống gây ra lỗi do sửa lỗi sai khi không thực hiện mã hóa FEC.

Các bit FSI là các bit 7 và 8 của byte FSI, xem Hình A.2. Các bit còn lại trong các byte FSI được dành riêng, nhưng vẫn thuộc FEC. Giá trị mặc định được phát của 6 bit còn lại này có thể là 0. Các bit FSI (7 và 8) được kiểm tra trước khi giải mã FEC, nhưng toàn bộ byte FSI lại thuộc khối FEC trong quá trình sửa lỗi trước khi được phát lại bởi các bộ lặp có sửa lỗi. Mã hóa bit FSI được định nghĩa trong A.6.2.

A.3.5 Tính toán B1 tại bộ mã hóa và giải mã

B1 được tính toán theo 8.2.2.4. Các byte kiểm tra FEC và byte FSI trong SOH đều được xử lý khi tính toán B1.

Các lỗi bit B1 được tính toán trước FEC dựa trên tín hiệu chưa được sửa lỗi. Việc tính toán B1 cho chất lượng lỗi của từng đoạn lặp trước khi sửa lỗi.

A.3.6 Tính toán B2 tại bộ mã hóa và giải mã

B2 được tính theo 8.2.2.11. Các byte mã của FEC và byte FSI trong RSOH không được xử lý trong quá trình tính B2. Các byte chẵn lẻ của FEC trong MSOH được xử lý trong quá trình tính B2. Nói cách khác, B2 phải được bù kể cả các byte chẵn lẻ của FEC nhằm có chẵn lẻ B2 đúng.

CHÚ THÍCH - Mã hóa FEC được thực hiện trên chẵn lẻ B2 đã được bù.

Các lỗi bit B2 được tính toán sau khi giải mã FEC dựa trên tín hiệu đã được sửa lỗi và các byte B2.

A.4 Các chức năng của bộ lặp của FEC trong băng

A.4.1 Các bộ lặp không hỗ trợ FEC trong băng

Thiết bị lặp được phát triển trước khi có sự chấp nhận FEC trong bảng sửa của ITU-T Rec G.707 có thể không cho các byte P1 và Q1 đi qua một cách thông suốt. Nếu thông tin này bị chặn qua thiết bị lặp thể hệ cũ thì thiết bị hướng xuống sẽ không cố sửa lỗi khi không nhận được giá trị mong đợi của byte FSI.

A.4.2 Các bộ lặp có hỗ trợ FEC trong băng, không thực hiện sửa lỗi

Thiết bị lặp cho phép FEC trong băng đi qua nhưng không thực hiện sửa lỗi cũng sẽ cho các byte P1 và Q1 đi qua.

A.4.3 Các bộ lặp có sửa lỗi

Thiết bị lặp có thể thực hiện giải mã FEC và sửa lỗi mà không cần phải mã hóa lại. Các bit chẵn lẻ đã sửa lỗi của FEC cùng với byte FSI sẽ được cho đi tiếp.

A.5 Giám sát chất lượng

A.5.1 Tổng số lỗi mà FEC có thể sửa

Các lỗi có thể sửa là các lỗi được phát hiện và sửa chữa

BER tổng thể của lớp MS có thể được tính toán với sự hỗ trợ của tổng số lần sửa lỗi của FEC. Nếu việc sửa lỗi được thực hiện thì số lỗi mà FEC có thể sửa sẽ phản ánh BER tổng thể từ điểm giải mã cuối cùng.

A.5.2 Tổng số lỗi mà FEC không thể sửa

Các lỗi không thể sửa được là các lỗi được phát hiện nhưng không được sửa. Việc sử dụng con số này hiện đang tiếp tục được nghiên cứu.

A.5.3 Tổng số lỗi sau khi giải mã FEC

B2 được sử dụng để tính toán số lỗi sau khi giải mã FEC tại một điểm kết cuối MS hoặc để giám sát một cách có chủ đích.

A.6 Kích hoạt và giải kích hoạt FEC

A.6.1 Các trạng thái hoạt động của FEC

A.6.1.1 Các trạng thái của bộ mã hóa

Có 3 trạng thái hoạt động của bộ mã hóa:

a) FEC hoạt động:

b) FEC không hoạt động, có trễ do bộ mã hóa;

c) FEC không hoạt động, không có trễ do bộ mã hóa.

Lớp quản lý điều khiển trạng thái hoạt động của bộ giải mã. Sự chuyển sang/từ trạng thái c có ảnh hưởng đến trễ luồng dữ liệu.

A.6.1.2 Các trạng thái của bộ giải mã

Có 3 trạng thái hoạt động của bộ giải mã:

a) Cho phép sửa lỗi FEC;

b) Không cho phép sửa lỗi FEC có trễ bộ giải mã;

c) Không cho phép sửa lỗi FEC không có trễ bộ giải mã.

Sự chuyển trạng thái đến/từ trạng thái c chỉ được thực hiện dưới sự điều khiển của lớp quản lý và có ảnh hưởng đến trễ luồng dữ liệu. Sự chuyển trạng thái giữa trạng thái a và trạng thái b được điều khiển bởi FSI thu được.

A.6.2 Chỉ thị trạng thái FEC (FSI)

A.6.2.1 Sự tương tác của FSI với các trạng thái của bộ giải mã

Bộ giải mã chỉ có thể đi vào trạng thái a với khi nhận được điều kiện FSI "on". Nếu đang hoạt động trong trạng thái a và nhận được điều kiện FSI là "off" thì bộ giải mã sẽ đi vào trạng thái b. Các quá trình chuyển giữa trạng thái a và trạng thái b sẽ xảy ra theo phương thức hitless.

A.6.2.2 Phát chỉ thị trạng thái FEC on/off tại bộ phát

FSI = 01 sẽ được phát khi bộ mã hóa ở trạng thái a. Khi bộ mã hóa ở trạng thái b hoặc trạng thái c thì FSI = 00, FSI = 10 và 11 là các giá trị không hợp lệ.

Để cho phép thực hiện chuyển trạng thái của bộ giải mã đồng bộ tại bộ thu thì FSI được đổi từ 01 sang 00 hoặc (00 sang 01) 7 khung trước khi bộ mã hóa được tắt (bật). Bộ mã hóa được tắt (bật) bắt đầu với hàng đầu tiên của khung thứ 8 sau khi thay đổi FSI.

A.6.2.3 Phát hiện trạng thái on/off của FEC tại bộ thu

Sự chuyển trạng thái FSI từ On®Off được phát hiện khi nhận được giá trị khác 01 3 lần. Sự chuyển trạng thái FSI từ Off®On được phát hiện khi nhận được giá trị "on" của 01 liên tiếp 9 lần. Điều này cho phép bộ giải mã thực hiện tự động chuyển trạng thái on/off trong khi vẫn sẵn sàng ngăn chặn việc thực hiện giải mã sai khi bộ mã hóa ở trạng thái off.

A.6.3 Tương tác của MS-AIS với FEC

Một điểm kết cuối của lớp MS được yêu cầu giám sát MSF-AIS ngay trước các phép sửa lỗi của FEC. Nếu MSF-AIS được phát hiện thì các phép sửa lỗi của FEC sẽ bị vô hiệu hóa ngay hoặc trước thời điểm bắt đầu của khung tiếp theo sau khi phát hiện ra MSF-AIS.

Một bộ lặp có sửa lỗi được yêu cầu để giám sát MSF-AIS trước khi thực hiện các phép sửa lỗi. nếu MSF-AIS được phát hiện thì các phép sửa lỗi FEC sẽ bị vô hiệu hóa vào ngay hoặc trước thời điểm bắt đầu của khung tiếp theo sau khi phát hiện ra MSF-AIS.

Ngay khi lỗi của MSF-AIS được loại bỏ thì các phép sửa lỗi FEC sẽ tiếp tục thực hiện vào thời điểm không chậm hơn khung tiếp theo sau khi loại bỏ MSF-AIS, với giả thiết là FSI đang ở trạng thái sửa lỗi.

Các lỗi của đoạn lặp gây ra sự sai lệch các bit chẵn lẻ của FEC (ví dụ, LOS và LOF) sẽ làm vô hiệu hóa các phép sửa lỗi. Các lỗi của đoạn lặp không gây ra sự sai lệch các bit chẵn lẻ của FEC (ví dụ, không khớp J0) sẽ không làm vô hiệu hóa các phép sửa lỗi của FEC.

A.7 Chất lượng của FEC trong băng

Chất lượng của FEC trong băng được đề cập trong Phụ lục X của ITU-G.707.

Phụ lục B

(Quy định)

Thuật toán đa thức CRC-7

B.1 Quá trình nhân/chia

Mỗi từ CRC-7 là phần còn lại sau khi nhân với X⁷ và sau đó chia (modul 2) cho đa thức sinh X⁷ + X³ + 1, của dạng biểu diễn đa thức của đa khung chỉ thị tìm vết (TTI) trước đó.

Khi biểu diễn các nội dung của khối như một đa thức, bit đầu tiên trong khối, tức là bit 1 của byte 1, sẽ đóng vai trò như bit có ý nghĩa nhất. Tương tự như vậy, C.1 được định nghĩa là bit có ý nghĩa nhất của phần còn lại và C7 là bit ít ý nghĩa nhất của phần còn lại.

B.2 Quy trình mã hóa

Trái với ví dụ về quy trình CRC-4 trong các tín hiệu 2 Mbit/s, từ CRC-7 có tính tĩnh do dữ liệu tĩnh (TTI thể hiện địa chỉ nguồn). Điều đó có nghĩa là trường tổng CRC-7 có thể được tính trước tiên cho đa khung TTI. Để tuân thủ theo các khuyến nghị hiện có, trường tổng CRC-7 sẽ được tính trên đa khung trước. Về mặt lý thuyết, mặc dù điều này có nghĩa là chuỗi 16-byte được tải vào một thiết bị cho truyền dẫn cạnh tranh sẽ có trường tổng là byte cuối cùng, thì trong thực tế, điều đó không thực sự là vấn đề vì TTI có tính tĩnh.

Quy trình mã hóa như sau:

i) Các bit CRC-7 trong TTI được thay thế bằng các số 0 nhị phân.

ii) Sau đó TTI sẽ được làm theo quy trình nhân/chia như trong phần B.1.

iii) Phần còn lại lấy từ quá trình nhân/chia được chèn vào vị trí CRC-7.

Các bit CRC-7 sinh ra không làm ảnh hưởng đến kết quả của quá trình nhân/chia vì như đã được chỉ ra ở điểm i ở trên, các vị trí của bit CRC-7 lúc đầu được đặt về 0 trong suốt quá trình nhân/chia.

B.3 Quy trình giải mã

Quy trình giải mã như sau:

i) TTI thu được theo quy trình nhân/chia như trong phần B.1 sau khi các bit CRC-7 của nó đã được lấy ra và được thay thế bằng các số 0.

ii) Sau đó phần còn lại lấy từ quá trình nhân được so sánh từng bit với các bit CRC-7 thu được.

iii) Nếu phần còn lại được tính toán trong bộ giải mã tương ứng một cách chính xác với các bit CRC-7 thu được thì sẽ thừa nhận là TTI được kiểm tra hoàn toàn không có lỗi.

Phụ lục C

(Quy định)

Giao thức giám sát kết nối nội mạng tốc độ VC-4-Xc/VC-4/VC-3: Lựa chọn 1

Phụ lục này mô tả lớp mào đầu của kết nối nội mạng của SDH. Lớp con của kết nối nội mạng là một lớp con tùy chọn nằm giữa lớp luồng và lớp đoạn ghép kênh như đã định nghĩa trong tiêu chuẩn này. Lớp con mào đầu này giải quyết vấn đề truyền tải thực tế của tải tin lớp luồng và mào đầu của nó qua mạng. Việc sử dụng kết nối nội mạng có đặc điểm hướng ứng dụng va tùy thuộc vào nhà khai thác. Người ta mong muốn rằng các ứng dụng cơ bản của kết nối nội mạng sẽ nằm ở phần mạng nội đài và các kết nối nội mạng này nói chung không được sử dụng trong các ứng dụng như mạng truy nhập thuê bao.

CHÚ THÍCH - Việc giám sát TC có thể phụ thuộc một cách khó dự đoán vào tín hiệu đến.

C.1 Mào đầu kết nối nội mạng - Vị trí byte

Byte N1 trong phần mào đầu luồng trong mỗi HOVC của kết nối nội mạng được định nghĩa là mào đầu của kết nối nội mạng (TCOH). Các bit 1-4 của byte này trong mỗi HOVC của kết nối nội mạng được sử dụng để cung cấp số lỗi đến của kết nối nội mạng (IEC), như được định dưới đây. 4 bit còn lại trong byte N1 của VC-n đầu tiên trong kết nối nội mạng được sử dụng để cung cấp một tuyến số liệu điểm-điểm.

CHÚ THÍCH - Các ứng dụng hiện nay đang được nghiên cứu có thể yêu cầu có một số bản tin LAPD được tạo trước khi TCTE ban đầu được chuyển qua tuyến dữ liệu của kết nối mạng đó. Vấn đề này hiện đang được nghiên cứu.

Hình C.1 mô tả các mào đầu kết nối nội mạng của một kết nối nội mạng tốc độ STM-1 cấu thành từ một bó gồm 3 luồng VC-3 HO.

Hình C1 - Mào đầu kết nối nội mạng trong kết nối nội mạng tốc độ STM-1 (dựa trên  AU-3)

C.2 Các định nghĩa

C.2.1 Kết nối nội mạng (TC): Một kết nối nội mạng được định nghĩa là một nhóm các VC-n bậc cao được truyền tải và được duy trì cùng nhau qua một hoặc nhiều hệ thống đường truyền nội mạng, và có các dung lượng tải tin HOVC hợp thành. Lưu ý rằng, khi hỗ trợ phương thức mào đầu phân lớp được sử dụng trong SDH, lớp con kết nối nội mạng sẽ nằm giữa các lớp mào đầu luồng và đoạn ghép kênh (tức là, việc phân lớp mào đầu chức năng luồng, đoạn ghép kênh, đoạn lặp ban đầu đã tạo ra các lớp luồng, kết nối nội mạng, đoạn ghép kênh và đoạn lặp).

C.2.2 Thành phần kết cuối của kết nối nội mạng (TCTE): là thành phần khởi nguồn/kết cuối kết nối nội mạng. Một thành phần kết cuối đoạn ghép kênh (MSTE) hoặc một thành phần kết cuối luồng (PTE) có thể cũng là một TCTE.

C.3 Bó kết nối nội mạng

Việc duy trì kết nối nội mạng có thể được thực hiện trên một VC-n bậc cao hoặc trên một bó có dung lượng là N STM-1 với N là một trong các mức phân cấp SDH được định nghĩa trong 5.3. Kích cỡ của các bó được hỗ trợ có tính chất định hướng theo ứng dụng và theo khả năng của thiết bị. Phần sau sẽ mô tả phương thức bó các kết nối nội mạng.

C.3.1 Bó các VC-3 trong một STM-1

Các byte từ các VC-3 được bó nằm trong một STM-1 sẽ ghép liên tục với nhau tại mức STM-1, nhưng lại không liên tục khi được chèn vào các mức cao hơn. VC-n đầu tiên của bó sẽ chứa tuyến dữ liệu kết nối nội mạng.

Hình C.2 mô tả nguyên tắc bó tại tốc độ STM-1.

Hình C.2 - Ví dụ về kết nối nội mạng tốc độ STM-1 trong một STM-N

C.3.2 Bó các VC-3 trong một STM-N (N>1)

Các bó của VC-3 trong một STM-N (N là mức bất kỳ thuộc các mức phân cấp SDH đã định nghĩa trong 5.3) chứa nhiều STM-1. Các byte từ các STM-1 thành phần sẽ được ghép liên tục. HOVC đầu tiên của kết nối nội mạng sẽ chứa tuyến dữ liệu kết nối nội mạng.

C.3.3 Các nội dung của bó kết nối nội mạng

Một bó kết nối nội mạng tại tốc độ STM-N (N là mức bất kỳ thuộc các mức phân cấp SDH đã định nghĩa trong 6.3) có thể mang 3 x N VC-3 hoặc là sự kết hợp của các VC-4-Mc (M £ N; M = 1, 4, 16) chứa một VC-4-Xc theo cơ chế liên kết được định nghĩa trong 8.1.7 (ví dụ, một kết nối nội mạng STM-4 có thể mang 12 VC-3, hoặc 4 VC-4, hoặc một VC-4-4c, hoặc 2 VC-4 và 6 VC-3,…). Lưu ý rằng VC-4-Mặt cắt có thể nằm hoàn toàn trong một kết nối nội mạng.

Hình C.3 mô tả quá trình hình thành một kết nối nội mạng tốc độ STM-4 từ 4 VC-4.

Hình C.3 - Ví dụ về một kết nối nội mạng tốc độ STM-4 trong một STM-16

C.3.4 Các bó kết nối nội mạng trong các tín hiệu tốc độ cao hơn

Một bó các HOVC hình thành một kết nối nội mạng có thể được ghép vào một STM-N tốc độ cao hơn theo quy trình ghép kênh đã được định nghĩa trong tiêu chuẩn này.

C.4 Số lỗi đến (IEC)

Để đánh giá liên tục chất lượng tín hiệu kết nối nội mạng thì các byte B3 trong phần mào đầu VC-n của từng HOVC trong các HOVC tạo nên tín hiệu kết nối nội mạng sẽ được sử dụng để xác định số các lỗi tích lũy trong kết nối nội mạng. Để xử lý các lỗi bất kỳ có thể có trong một VC-n tại điểm khởi nguồn của kết nối nội mạng thì số lỗi đã được phát hiện trong VC-n đến tại điểm khởi nguồn của kết nối nội mạng đó sẽ được ghi vào các bit 1-4 của byte N1 trong khung tiếp theo nhờ việc mã hóa cho trong Bảng C.1. Quy trình này được thực hiện cho từng VC-n cấu thành nên kết nối nội mạng.

Tín hiệu kết nối nội mạng sau đó có thể được chuyển qua mạng trên hệ thống SDH tốc độ STM-M (tốc độ truyền tải bằng hoặc cao hơn), hoặc trên nhiều hệ thống SDH trong nội mạng nơi mà kết nối nội mạng đó được hình thành tại mức kết nối nội mạng đó, hoặc cao hơn (ví dụ, một kết nối nội mạng VC-3 có thể được kết nối chéo tại tốc độ VC-3 hoặc cao hơn, và một TCB tại tốc độ STM-4 có thể được kết nối chéo tại tốc độ STM-4 hoặc cao hơn). Tại TCTE kết cuối (đầu xa của kết nối nội mạng), byte B3 trong từng HOVC thành phần sẽ lại được sử dụng để tính số lỗi đã được tích lũy. Lượng (giá trị tuyệt đối) chênh lệch giữa số lỗi được vi tính và số lỗi được ghi vào IEC sau đó sẽ được sử dụng để xác định chất lượng lỗi của kết nối nội mạng đối với từng khung SDH được phát đi. Trường IEC được thông dịch theo Bảng C.2. Lưu ý là dữ liệu byte B3 và IEC được đọc trong khung hiện tại đều áp dụng vào khung trước đó.

Ở phía ra của TCTE kết cuối, IEC (4 bit đầu tiên của byte N1) của tất cả các HOVC thành phần sẽ được đặt là 0. Như một mặc định, tuyến dữ liệu kết nối nội mạng (4 bit cuối cùng của N1 trong HOVC đầu tiên) cũng sẽ được đặt tất cả là 0.

CHÚ THÍCH - Các ứng dụng hiện đang được quan tâm có thể yêu cầu một số bản tin trong tuyến dữ liệu kết nối nội mạng phải được chuyển ra ngoài TCTE kết cuối. Vấn đề này hiện đang được tiếp tục nghiên cứu.

Các bit chưa phân bổ (4 bit cuối cùng trong các byte Z5 còn lại) sẽ được cho đi qua nguyên vẹn. B3 sau đó sẽ được bù như đã định nghĩa trong phần C.5.

Bảng C.1 - Mã hóa IEC

Bảng C.2 - Thông dịch mã IEC

C.5 Bù B3

Do kiểm tra chẵn lẻ B3 được thực hiện trên tải tin VC-n và mào đầu luồng (bao gồm cả N1), nên việc ghi vào N1 tại TCTE khởi nguồn sẽ ảnh hưởng đến việc tính toán chẵn lẻ luồng. Trừ khi được bù, nếu không thiết bị giám sát chẵn lẻ luồng trong kết nối nội mạng (ví dụ, bộ giám sát cầu) có thể đếm lỗi không chính xác. Byte chẵn lẻ  B3 luôn luôn phù hợp với trạng thái hiện tại của VC-n. Do vậy, bất cứ khi nào N1 được ghi thì B3 sẽ được sửa để bù sự thay đổi về giá trị của N1. Do vậy giá trị của B3 trong một khung bất kỳ sẽ phản ánh một phép kiểm tra chẵn lẻ cho khung trước đó (bao gồm cả byte B3 trong khung đó, những thay đổi được thực hiện trên byte B3 trong khung trước đó cũng sẽ được xem xét khi bù B3 đối với khung hiện tại. Do vậy, công thức sau sẽ được sử dụng cho bù B3:

B3' (t) = B3(t-1) Å B3'(t-1) Å N1(t-1) Å N1'(t-1) Å B3(t)

với:

B3 là giá trị của B3 hiện tại trong tín hiệu đến

B3' là giá trị của B3 mới (đã được bù)

N1 là giá trị của N1 hiện tại trong tín hiệu đến

N1' là giá trị mới được ghi vào byte N1 (IEC cùng với tuyến dữ liệu tại TCTE khởi nguồn, hoặc là chuỗi toàn các bit 0 tại TCTE kết cuối)

t là thời gian của khung hiện tại

t-1 là thời gian của khung trước đó

C.6 Tuyến dữ liệu

Các bit 5-8 của byte N1 trong VC-n đầu tiên của kết nối nội mạng được chọn làm tuyến dữ liệu kết nối nội mạng 32 kbit/s. 4 bit còn lại trong N1 của các VC-n còn lại chưa được quy định và không được sửa đổi bởi TCTE. Định dạng của tín hiệu được sử dụng trên tuyến dữ liệu kết nối nội mạng sẽ chứa các bản tin có sử dụng một tập con của giao thức LAPD (khung chưa đánh số, chưa được chấp nhận).

CHÚ THÍCH - Nếu các ứng dụng trong tương lai yêu cầu các bản tin LAPD được tạo và kết cuối ở ngoài kết nối nội mạng phải được chuyển qua tuyến dữ liệu kết nối nội mạng thì phát biểu ở trên sẽ không yêu cầu các bản tin này cũng phải chưa được đánh số và chưa được chấp nhận.

Khi các bản tin LAPD này chưa được truyền đi (tức là, tuyến dữ liệu ở trạng thái rỗi), thì các cờ LAPD (01111110) sẽ được phát liên tục.

Hiện nay, có 4 bản tin dưới đây đã được định nghĩa nhằm hỗ trợ việc duy trì kết nối nội mạng:

· phát hiện kết nối nội mạng;

· ID tín hiệu rỗi của kết nối nội mạng;

· ID tín hiệu kiểm tra của kết nối nội mạng;

· bản tin báo cáo chất lượng theo từng giây của đầu xa kết nối nội mạng.

Trong thực tế, bản tin phát hiện, bản tin ID tín hiệu rỗi và bản tin ID tín hiệu kiểm tra của kết nối nội mạng được phát liên tục với tốc độ nhỏ nhất là 1 lần/giây. Bản tin báo cáo chất lượng theo từng giây của đầu xa kết nối nội mạng được phát liên tục với tốc độ là 1 lần/giây.

Việc khai thác, giám sát và bảo dưỡng mạng có thể làm phát sinh thêm các bản tin, ngoài các bản tin đã được định nghĩa ở trên, cho tuyến dữ liệu kết nối nội mạng. Thiết bị giám sát và kết cuối mạng phải có khả năng bỏ qua các bản tin chưa được định nghĩa này. Việc sử dụng bản tin chưa định nghĩa này phải không làm ảnh hưởng đến sự truyền dẫn của các bản tin đã được định nghĩa trong tiêu chuẩn này. Việc sử dụng tuyến dữ liệu kết nối nội mạng cho các bản tin từ đầu cuối đến đầu cuối khác ngoài bộ bản tin đã mô tả ở trên hiện đang tiếp tục được nghiên cứu.

C.6.1 Định dạng của các bản tin LAPD

Định dạng của các bản tin LAPD sử dụng một bộ nhỏ trong số các năng lực đầy đủ của Q.921/LAPD. Cấu trúc của bản tin này được mô tả trong Hình C.4. Cấu trúc bản tin này là cấu trúc của một khung Q.921/LAPD, chưa đánh số và chưa được chấp nhận. Nguồn các bản tin LAPD sẽ FCS và phần chèn 0 để đạt được truyền thông suốt. Chèn 0 do một bộ phát thực hiện sẽ tránh sự xuất hiện của chuỗi cờ (01111110) trong các bit nằm giữa các cờ mở và đóng của khung Q.921/LAPD, và theo phương thức chèn một số 0 vào sau các chuỗi gồm 5 số 1 liên tiếp. Bộ thu sẽ loại bỏ số 0 đó sau 5 số 0 liên tiếp.

Hiện không có yêu cầu nào để các biên của các LAPD octet và byte N1 trùng nhau. Các bit của LAPD octet sẽ được phát đi theo thứ tự như trong Hình C.4, trong byte N1. Do vậy, các bit n, n + 1, n + 2 và n + 3 của một LAPD octet bất kỳ sẽ được tải tương ứng vào các bit 5, 6, 7 và 8 của byte N1.

Hình C.4 - Cấu trúc bản tin Q.921/LAPD

C.6.2 Các bản tin nhận dạng tín hiệu kiểm tra, tín hiệu rỗi và phát hiện kết nối nội mạng

Các bản tin nhận dạng kết nối nội mạng được mô tả ở dưới sẽ được phát với tốc độ thấp nhất là 1 lần/giây và sẽ chỉ sử dụng các giá trị SAPI/TEI cho trên Hình C.4. Những nội dung của trường thông tin gồm 76-octet được mô tả trong Hình C.5 và được đề cập trong phần này.

Hình C.5 - Các bản tin nhận dạng tín hiệu kiểm tra và tín hiệu phát hiện rỗi của kết nối nội mạng

CHÚ THÍCH - Lưu ý rằng chiều dài bản tin phát hiện kết nối nội mạng dài 76 byte có thể được đổi thành 64 byte để phù hợp với phát hiện luồng SDH (byte J1), vì nội dung của bản tin byte J1 (đang được nghiên cứu) đã được chuẩn hóa.

Các bản tin phát hiện kết nối nội mạng (TCT), nhận dạng tín hiệu rỗi (ISID) và nhận dạng tín hiệu kiểm tra (TSID) tất cả đều sử dụng cùng một cấu trúc giống nhau là 76-octet hình thành từ 6 thành phần dữ liệu. Mỗi thành phần dữ liệu, trừ thành phần đầu tiên, đều là một từ có chiều dài cố định gồm các ký tự ASCII. Thnàh phần dữ liệu đầu tiên dài 1 byte và định nghĩa loại bản tin nhận dạng sẽ được phát. 4 thành phần dữ liệu tiếp theo xác định loại thiết bị đầu cuối và vị trí thiết bị gửi bản tin nhận dạng đó. Cuối cùng, giả sử rằng thiết bị đầu cuối có thể gửi hơn 1 tín hiệu kết nối nội mạng thì thành phần dữ liệu cuối cùng sẽ nhận dạng một tín hiệu kết nối nội mạng nhất định.

5 thành phần dữ liệu đầu tiên có cùng ý nghĩa đối với 3 bản tin này và sẽ được định nghĩa đầu tiên. Thành phần dữ liệu thứ 6 của các bản tin này lại khác nhau (xem Hình C.5). Các thành phần dữ liệu này được thiết kế phù hợp với các mã đang được sử dụng rộng rãi trong các mạng tiện ích.

5 thành phần dữ liệu đầu tiên, chung cho tất cả 3 loại bản tin nhận dạng, được định nghĩa như sau:

TYPE Mã loại là một mã dài 1 octet được sử dụng để nhận dạng một loại bản tin nhận dạng cụ thể. Các giá trị cụ thể được cho trên Hình C.5

EIC Mã nhận dạng thiết bị (dài nhất là 10 ký tự) mô tả một loại thiết bị cụ thể.

LIC Mã nhận dạng vị trí (dài nhất là 11 ký tự) mô tả một vị trí cụ thể.

FIC Mã nhận dạng khung (dài nhất là 10 ký tự) nhận dạng nơi thiết bị được đặt trong một tòa nhà tại một vị trí nhất định.

UNIT Mã (dài nhất là 6) nhận dạng vị trí của thiết bị trong một khoang chứa.

Thành phần dữ liệu cuối cùng đối với bản tin phát hiện kết nối nội mạng là mã nhận dạng tiện ích:

FI Mã nhận dạng tiện ích (dài nhất là 38) nhận dạng một kết nối nội mạng nhất định.

Thành phần dữ liệu cuối cùng đối với bản tin nhận dạng tín hiệu rỗi là số cổng:

PORT No. Số cổng là số cổng thiết bị khởi nguồn tín hiệu rỗi.

Thành phần dữ liệu cuối cùng đối với bản tin nhận dạng tín hiệu kiểm tra là số bộ phát:

GEN No. Số của bộ phát tín hiệu kiểm tra sẽ phát tín hiệu kiểm tra.

Ký tự 0 của ASCII sẽ được sử dụng để chỉ cuối của chuỗi khi toàn bộ chiều dài của thành phần dữ liệu đó không cần cho một từ nhất định nào đó. Các vị trí của các bit còn lại của thành phần dữ liệu có thể chứa các bit 1, các bit 0, hoặc là sự kết hợp bất kỳ của các bit 0 và 1.

Trong các trường hợp mà tất cả các thành phần dữ liệu đều không cần cho một bản tin nhất định nào đó thì octet đầu tiên của thành phần dữ liệu sẽ chứa ký tự ASCII là 0. Các vị trí của các bit còn lại của thành phần dữ liệu có thể chứa các bit 0, các bit 1 hoặc là sự kết hợp bất kỳ của các bit 0 và 1.

C.6.3 Bản tin thông báo chất lượng đầu xa

Bản tin thông báo chất lượng đầu xa theo từng giây của kết nối nội mạng được đề cập dưới đây sẽ được phát đi cứ 1 giây 1 lần và sẽ chỉ sử dụng các giá trị SAPI/TEI có trong Hình C.6. Pha của các chu kỳ thông báo theo từng giây liên quan đến sự xuất hiện của các sự kiện lỗi là tùy ý bởi vì sự định thời 1 giây không phụ thuộc vào thời gian xuất hiện của sự kiện lỗi.

Thông báo chất lượng chứa thông tin chất lượng đối với mỗi khoảng thời gian là 4 chu kỳ 1 giây trước đó. Điều này được mô tả trong Hình C.6, từ các octet 5 đến 20, và bằng một ví dụ trong Hình C.7. Số các sự kiện sẽ được tích lũy trong mỗi khoảng 1 giây liên tục. Tại cuối của mỗi khoảng 1 giây, một bộ đếm modul-4 sẽ được cộng thêm và các bit chất lượng thích hợp sẽ được đặt trong các octet t₀ (các octet từ 5 đến 8 trong Hình C.6). Các octet này và các octet mang các bit chất lượng của 3 khoảng thời gian 1 giây trước hợp thành bản tin thông báo chất lượng.

Hình C.6 - Trạng thái bản tin thông báo chất lượng đầu xa của kết nối nội mạng SDH

Hình C.7 - Ví dụ về một trạng thái bản tin thông báo chất lượng đầu xa của kết nối nội mạng SDH

C.6.3.1 Các thành phần của bản tin thông báo chất lượng đầu xa

Sự xuất hiện các điều kiện trạng thái, các sự cố, các lỗi và các bất thường về chất lượng phản ánh chất lượng truyền dẫn chung trên một kết nối nội mạng. Các điều kiện trạng thái, các sự cố, các lỗi và các bất thường dưới đây của kết nối nội mạng sẽ được phát hiện và thông báo:

- Sự kiện lỗi kết nối nội mạng;

- sự cố AIS/LOP của kết nối nội mạng;

- lỗi AIS của kết nối nội mạng;

- lỗi LOP kết nối nội mạng;;

- điều kiện nhận được tín hiệu rỗi của kết nối nội mạng;

- điều kiện nhận được tín hiệu kiểm tra của kết nối nội mạng;

- chỉ thị loại lỗi của kết nối nội mạng (CTI).

Các sự kiện và các điều kiện của kết nối nội mạng này sẽ được định nghĩa trong các phần tiếp theo.

C.6.3.2 Sự kiện lỗi của kết nối nội mạng

Một sự kiện lỗi kết nối nội mạng được phát hiện khi so sánh số lỗi tính toán thu được ở cuối của kết nối nội mạng, sử dụng byte B3, với số lỗi đến thu được trong phần mào đầu của kết nối nội mạng (tức là, các bit 1-4 của byte N1), đối với từng tín hiệu tạo thành kết nối nội mạng đó. Trường IEC được thông dịch theo Bảng C.2.

C.6.3.3 Sự cố AIS/LOP của kết nối nội mạng

Sự cố AU-n AIS và sự cố AU-n LOP đã được định nghĩa trong khuyến nghị ITU-T G.783. Sự xuất hiện của một trong các sự cố này, trong ít nhất một trong các tín hiệu tạo thành nên kết nối nội mạng, sẽ tạo nên một sự cố AIS/LOP cho kết nối nội mạng.

C.6.3.4 Lỗi AIS của kết nối nội mạng

Một lỗi AIS của kết nối nội mạng sẽ được thông báo nếu có sự xuất hiện của lỗi AU-n AIS trong ít nhất một trong các tín hiệu hình thành nên kết nối nội mạng trong một chu kỳ T, với T bằng 2.5±0.5 s.

C.6.3.5 Lỗi LOP của kết nối nội mạng

Một lỗi LOP của kết nối nội mạng sẽ được thông báo nếu có sự xuất hiện của AU-n LOP trong ít nhất một trong các tín hiệu hình thành nên kết nối nội mạng trong một chu kỳ T, với T bằng 2.5±0.5 s.

C.6.3.6 Điều kiện nhận được tín hiệu rỗi của kết nối nội mạng

Một điều kiện nhận được tín hiệu rỗi của kết nối nội mạng sẽ xảy ra khi một tín hiệu rỗi hợp lệ của kết nối nội mạng được phát hiện tại cuối của một kết nối nội mạng.

C.6.3.7 Điều kiện nhận được tín hiệu kiểm tra của kết nối nội mạng

Một điều kiện nhận được tín hiệu kiểm tra của kết nối nội mạng sẽ xảy ra khi một tín hiệu kiểm tra hợp lệ của kết nối nội mạng được phát hiện ở cuối của kết nối nội mạng.

C.6.3.8 Chỉ thị loại lỗi của kết nối nội mạng

Chỉ thị loại lỗi của kết nối nội mạng được đặt là 0 để chỉ thị rằng IEC của kết nối nội mạng chứa một số các lỗi bits (không phải các lỗi khối) được phát hiện trong khoảng thời gian 1 giây trước đó.

C.6.4 Các ứng dụng đặc biệt của nhà khai thác

Nhà khai thác có thể yêu cầu sử dụng tuyến dữ liệu của kết nối nội mạng cho các mục đích liên quan đến việc dự phòng hoặc duy trì kết nối nội mạng hoặc mạng SDH. Những cách sử dụng này có thể gây ra sự gián đoạn, trễ hoặc làm giảm thông lượng của tuyến dữ liệu của kết nối nội mạng, nhưng không được làm ảnh hưởng đến sự truyền dẫn tức thời của các bản tin LAPD được định nghĩa ở trên.

Các bản tin LAPD được định nghĩa ở trên phải được cấu tạo và chèn trên tuyến dữ liệu bởi chính đầu cuối nguồn (TCTE) xây dựng nên tín hiệu kết nối nội mạng cho dù đó là một đầu cuối của nhà khai thác (CR=1) hoặc một đầu cuối DTE (CR=0). Các bản tin này phải được phân phát mà không làm thay đổi TCTE đích của tải thông tin của tín hiệu kết nối nội mạng đó.

C.7 Xử lý các lỗi của tín hiệu đến

AU-n (n=3, 4) AIS được biểu diễn như một dãy các bit 1 trong toàn bộ AU-n, bao gồm cả con trỏ của AU-n. Vì con trỏ của AU-n không có hiệu lực trong cả AIS, nên HOVC POH không thể bị truy nhập. Khi không có những thay đổi sau thì mào đầu của kết nối nội mạng sẽ không bị mất khi xuất hiện các lỗi của tín hiệu.

Khi có một lỗi trên một tín hiệu đến tại điểm bắt nguồn của một kết nối nội mạng (TCTE khởi nguồn), thì các con trỏ sẽ được thiết lập lại trong kết nối nội mạng (để định vị phần mào đầu của kết nối nội mạng). Một chỉ thị lỗi của tín hiệu đến mới (ISF) sẽ được thiết lập trong kết nối nội mạng nhằm chỉ ra rằng đã xảy ra một lỗi tín hiệu trước kết nối nội mạng, và AU-n AIS sẽ được chèn trong (các) tín hiệu phù hợp ở cuối của kết nối nội mạng.

Các phần sau đây sẽ đề cập đến việc xử lý các lỗi tín hiệu xảy ra trước và trong kết nối nội mạng.

C.7.1 Các lỗi tín hiệu xảy ra trước kết nối nội mạng

Hình C.8 mô tả các kết nối nội mạng có các lỗi tín hiệu đến. Đối với chiều truyền dẫn từ trái qua phải, khi có một lỗi tín hiệu trên một AU-n đến tại TCTE khởi nguồn thì TCTE đó sẽ chèn một giá trị con trỏ hợp lệ vào H1, H2 và H3. Với giá trị con trỏ này, TCTE khởi nguồn đó sẽ định vị B3 và TCOH. Tổng số lỗi đến là 14 (1110) sẽ được ghi vào IEC (các bit 1-4 của TCOH), và chỉ đối với HOVC đầu tiên, tuyến dữ liệu sẽ được ghi vào các bit 5-8 của TCOH. Tất cả các bit 1 sẽ được ghi vào phần còn lại của HOVC, ngoại trừ B3. B3 sẽ được tính toán sao cho có chẵn lẻ dương trên khung trước đó.

Không cần phải xử lý đặc biệt trong một kết nối nội mạng. Các AU-n có lỗi tín hiệu sẽ có các con trỏ hợp lệ trong kết nối nội mạng (được chèn bởi TCTE). Thiết bị kết cuối đoạn lặp và/hoặc đoạn ghép kênh trong kết nối nội mạng sẽ nhìn thấy các con trỏ hợp lệ và sẽ xử lý các tín hiệu này như thể chúng đang mang lưu lượng.

Ở cuối của kết nối nội mạng, TCTE kết cuối sẽ thông dịch một giá trị IEC 14 là một chỉ thị lỗi tín hiệu đến (ISF). Khi có một chỉ thị ISF được nhận thì TCTE kết cuối sẽ chèn AU-n AIStrên các tín hiệu đi thích hợp. Khi tính toán lỗi của kết nối nội mạng, các giá trị ISF từ 9 đến 13 và 15 sẽ được thông dịch là số lỗi đến bằng 0 (IEC=0).

CHÚ THÍCH - Các giá trị IEC từ đến 13 và 15 được dành cho việc chuẩn hóa trong tương lai.

Hình C.8 - Kết nối nội mạng có lỗi tín hiệu đến

C.7.2 Các lỗi tín hiệu xảy ra trong kết nối nội mạng

Hình C.9 mô tả các lỗi tín hiệu xảy ra trong kết nối nội mạng. Không cần có sự xử lý đặc biệt nào đối với các sự cố này. Thiết bị kết cuối đoạn lặp và/hoặc đoạn ghép kênh trong kết nối nội mạng sẽ xử lý các sự cố tín hiệu. Nếu AU-n AIS được nhận tại TCTE kết cuối thì nó sẽ chỉ thị rằng có một sự cố tín hiệu xảy ra trong kết nối nội mạng.

CHÚ THÍCH - Như đã đề cập ở trên, các sự cố tín hiệu trước TCTE khởi nguồn sẽ được đổi thành ISF nhờ TCTE khởi nguồn. Do vậy, AU-n tại TCTE kết cuối sẽ chỉ thị rằng có một sự cố tín hiệu bên trong kết nối nội mạng.

Khi TCTE kết cuối nhận được một sự cố tín hiệu thì nó sẽ chèn AIS vào các AU-n đi thích hợp, và sẽ gửi bản tin thích hợp đến TCTE khởi nguồn thông qua bản tin thông báo chất lượng đầu xa của kết nối nội mạng.

Hình C.9 - Các sự cố tín hiệu xảy ra trong kết nối nội mạng.

C.8 Tín hiệu rỗi của kết nối nội mạng

Tín hiệu rỗi của kết nối nội mạng được định nghĩa là một kết nối nội mạng có tất cả các nhãn tín hiệu thành phần được đặt là "không sẵn sàng" (C2=00), và một bản tin ID tín hiệu rỗi hợp lệ trên tuyến dữ liệu của kết nối nội mạng (theo phần C.6).

C.9 Tín hiệu kiểm tra của kết nối nội mạng

Tín hiệu kiểm tra của kết nối nội mạng được định nghĩa là tín hiệu kết nối nội mạng hợp lệ bất kỳ có một ID tín hiệu kiểm tra kết nối nội mạng hợp lệ.

Phụ lục D

(Quy định)

Giao thức giám sát kết nối nội mạng tốc độ VC-4-Xc/VC-4/VC-3: Lựa chọn 2

D.1 Cấu trúc byte N1

N1 được dành cho mục đích giám sát kết nối nội mạng ở các mức VC-4, VC-4 và VC-3 liên kết liên tục. Cấu trúc của byte N1 được cho trong Bảng D.1.

· Các bit 1-4 được sử dụng như số lỗi đến (IEC); mã hóa được cho trong Bảng D.2.

· Bit 5 hoạt động như TC-REI của kết nối nội mạng để chỉ thị các khối bị lỗi trong kết nối nội mạng.

· Bit 6 hoạt động như OEI để chỉ thị các khối bị lỗi của VC-n đi.

· Các bit 7-8 hoạt động trong đa khung 76 như sau:

- nhận dạng điểm truy nhập của kết nối nội mạng (TC-API); tuân theo định dạng chuỗi 16-byte thông thường đã cho trong 8.2.2.2;

- TC-RDI, chỉ thị cho đầu xa thấy rằng các sự cố đã được phát hiện trong kết nối nội mạng tại đích gần của kết nối;

- ODI, chỉ thị cho đầu xa thấy rằng AU/TU-AIS đã được chèn vào AU-n/TU-n đi tại TC-đích do có sự cố xảy ra trước và trong kết nối nội mạng;

- dung lượng dành riêng (cho mục đích chuẩn hóa trong tương lai).

Cấu trúc của đa khung được cho trong các Bảng D.3 và D.4.

Bảng D.1 - Cấu trúc của byte N1

Bảng D.2 - Mã hóa IEC

Bảng D.3 - Cấu trúc đa khung b7-b8

Bảng D.4 - Cấu trúc của các khung số 73-76 của đa khung b7-b8

D.2 Chức năng TCM tại nguồn của kết nối nội mạng

· Nếu không có AU-n/TU-n hợp lệ đi vào kết nối nội mạng tại TC-nguồn, thì một con trỏ hợp lệ sẽ được chèn. Do vậy một tín hiệu VC-AIS như được mô tả trong 5.2.4.1.4 sẽ được chèn; IEC được đặt là mã "AIS đến" (xem Bảng D.2).

· Nếu có một AU-n/TU-n hợp lệ đi vào kết nối nội mạng, thì một BIP-8 chẵn sẽ được tính cho từng bit n của mọi byte của VC-n trong khung trước đó bao gồm cả B3 và được so sánh với B3 khôi phục từ các khung hiện thời để xác định số các BIP vi phạm đang đến nguồn của kết nối nội mạng. Giá trị này được mã hóa vào các bit 1 đến 4 như trong Bảng D.2.

- Trong cả hai trường hợp, các bit 5-8 được tập hợp lại và phát đi theo như các Bảng D.1, D.3 và D.4. Các bit TC-REI, TC-RDI, OEI, ODI được đặt là "1" nếu có lỗi hoặc bất thường được phát hiện tại TC-đích liên kết của hướng ngược lại.

- BIP-8 được bù theo thuật toán được mô tả trong phần D.4.

CHÚ THÍCH - Nếu một tín hiệu không sẵn sàng hoặc không sẵn sàng giám sát đi vào một kết nối nội mạng thì các byte N1 và B3 sẽ được ghi đè bằng các giá trị không hoàn toàn là 0.

D.3 Chức năng TCM tại đích của kết nối nội mạng

· Nếu không có AU-n/TU-n hợp lệ nào đến TC-đích thì sự cố tương ứng trong kết nối nội mạng sẽ được thông báo. Các bit TC-RDI và ODI được đặt là 1 ở hướng ngược lại và một AU/TU-AIS sẽ được chèn vào AU-n/TU-n đi.

· Nếu có một AU-n/TU-n hợp lệ có mặt tại TC-đích thì byte N1 sẽ được giám sát:

- Một byte N1 "gồm toàn bit 0" sẽ chỉ thị rằng đã xảy ra đứt kết nối hoặc kết nối sai trong kết nối nội mạng. Trong trường hợp này, cát bit TC-RDI và ODI được đặt là 1 ở hướng ngược lại và một AU/TU-AIS sẽ được chèn vào AU-n/TU-n đi.

- Đa khung trong các bit 7 và 8 được khôi phục và các nội dung sẽ được thông dịch. Nếu không tìm thấy đa khung, thì các bit TC-RDI và ODI là được đặt là 1 ở hướng ngược lại và AU/TU-AIS được chèn vào AU-n/TU-n đi.

- TC-API được khôi phục và so sánh với TC-API mong muốn. Trong trường hợp không khớp thì các bit TC-RDI và ODI được đặt là 1 ở hướng ngược lại và AU/TU-AIS được chèn vào AU-n/TU-n đi.

- Trường IEC được thông dịch theo Bảng D.5.

Một mã "AIS đến" sẽ chỉ thị rằng có một sự cố đã xảy ra trước kết nối nội mạng. Trong trường hợp này, chỉ bit ODI được đặt là 1 trong hướng ngược lại và AU/TU-AIS được chèn vào AU-n/TU-n đi.

Chẵn lẻ BIP-8 dương được tính cho từng bit n của mọi byte của VC-n trong khung trước đó, bao gồm cả B3, và được so sánh với byte B3 được phục hồi từ các khung hiện thời để xác định số các BIP vi phạm. Bit OEI được đặt là 1 ở hướng ngược lại nếu số các BIP vi phạm tính toán lớn hơn 0. Hơn nữa, giá trị này còn được so sánh với số các BIP vi phạm khôi phục được từ IEC của khung hiện thời. Nếu độ chênh lệch khác 0 thì một khối bị lỗi nằm trong kết nối nội mạng sẽ được thông báo và một bit TC-REI sẽ được báo hiệu ở hướng ngược lại.

Nếu TU-n/AU-AIS không được chèn bởi đích của kết nối nội mạng, thì byte N1 sẽ được đặt hoàn toàn là 0 và BIP sẽ được bù theo thuật toán mô tả trong phần D.4.

Bảng D.5 - Thông dịch mã IEC

D.4 Bù BIP-8

Do việc kiểm tra chẵn lẻ BIP-8 được thực hiện trên VC-n (bao gồm cả N1), nên việc ghi vào N1 tại TC-nguồn hoặc TC-đích sẽ ảnh hưởng đến việc tính toán chẵn lẻ của luồng VC-4-Xc/VC-4/VC-3. Vì chẵn lẻ BIP-8 luôn luôn phải phù hợp với trạng thái hiện tại của VC-n nên BIP phải được bù mỗi khi byte N1 bị sửa đổi. Do giá trị của BIP-8 trong một khung nhất định phản ánh sự kiểm tra chẵn lẻ trên khung trước đó nên những thay đổi thực hiện đối với các BIP-8 ở khung trước đó cũng sẽ được xem xét trong quá trình bù BIP-8 ở khung hiện thời. Do vậy, công thức sau đây sẽ được sử dụng cho bù các bit riêng lẻ của BIP-8:

B3[i]'(t) = B3[i](t-1) Å B3[i]'(t-1) Å N1[i](t-1) Å N1[i]'(t-1) Å B3[i](t)

với:

B3[i] giá trị B3[i] hiện thời trong tín hiệu đến

B3[i]' giá trị B3[i] mới (đã được bù)

N1[i] giá trị N1[i] hiện thời trong tín hiệu đến

N1[i]' giá trị mới được ghi vào bit N1[i]

t thời gian của khung hiện thời

t-1 thời gian của khung trước đó

Phụ lục E

(Quy định)

Giao thức giám sát kết nối nội mạng tốc độ VC-2, VC-12 và VC-11

E.1 Cấu trúc byte N2

N2 được dành cho việc giám sát kết nối nội mạng đối với các mức VC-2, VC-12 và VC-11. Cấu trúc của byte N2 được cho trong Bảng E.1.

· Các bit 1-2 được sử dụng như một BIP-2 chẵn đối với kết nối nội mạng.

· Bit 3 cố định là "1". Điều này đảm bảo rằng các nội dung của N2 không hoàn toàn bằng 0 tại TC-nguồn. Do đó cho phép phát hiện ra tín hiệu không sẵn sàng hoặc không sẵn sàng giám sát tại đích của kết nối nội mạng mà không cần phải giám sát thêm các byte OH.

· Bit 4 hoạt động như một chỉ thị "AIS đến".

· Bit 5 hoạt động như TC-REI của kết nối nội mạng để chỉ thị các khối bị lỗi nằm trong kết nối nội mạng.

· Bit 6 hoạt động như OEI để chỉ thị các khối bị lỗi của VC-n đi.

· Các bit 7-8 hoạt động trong đa khung 76 như sau:

- Chỉ thị điểm truy nhập của kết nối nội mạng (TC-API); nó tuân theo định dạng chuỗi 16-byte thông thường đã cho trong 8.2.2.2;

- TC-RDI, chỉ thị cho đầu xa thấy rằng các sự cố đã được phát hiện trong kết nối nội mạng tại nguồn kết nối nội mạng đầu gần;

- ODI, chỉ thị cho đầu xa rằng TU-AIS đã được chèn tại TC-đích vào TU-n đi do có các sự cố xảy ra trước hoặc trong kết nối nội mạng;

- Dung lượng dành riêng (cho mục đích chuẩn hóa trong tương lai).

Cấu trúc của đa khung được cho trong các Bảng E.2 và E.3.

Bảng E.1 - Cấu trúc byte N2

Bảng E.2 - Cấu trúc đa khung b7-b8